【Verilog】 記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net
HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、
安価で入手できるようになってきました。
このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。
日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。
関連情報は >2-10 あたり。
入れ食いキーワード
・Nios、MicroBraze
・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000
※前スレ
【Verilog】 記述言語で論理設計Project14 【VHDL】
http://rio2016.2ch.net/test/read.cgi/denki/1470611688/ ヴィヴァドゥ
つーかなんで平仮名の「う」の点々はないの？ >>37
そんなことより、Spartan6がVivadoで出来ナインだってね。 そう、できないんだ。
なんでだろう。
もうSpartnシリーズはやめなのかな。
好きなんだけど S6はコストが安いから、多少の需要はあって案件もある
でも実際にはVivadoの方が案件が多いので全部Vivadoに移行して欲しいのが正直なところ
元請けより 古いデバイスはISEでしかサポートしない。
ISEについてはもう更新しないと言ってる。OSがどんどん変わっていっても更新しないつもりなんかな。
手を施さずに放置して、Spartan6(を含む)以前のデバイスの自然死を待つみたいな感じだ。 新しいOSに対応しないのは、あんまり大した問題じゃないと思うよ
VMwareとかVirtualBox使ってもいいし、XPとか7入れたPC置いとけばいい
もっとも、ISE14.7はWindows10でも動いてるけど ちょっと前までは、ISEが正式に対応OSとしていない新しいOSで、使おうとして叩かれる人もいたのに。
もう7も入手できなくなるし、10にこの前のCreators Updateみたいな大きいアップデートが定期的に入るようになったら、やがて使えなくなりそう。
パソコン体験も含めて新しくこの世界に入ってくる人がXilinxの旧デバイスを使えなくなるのもそうそう先ではなかろうね。 >>43
将来のことは別にして、今のところWindows10でISE14.7動いてるよね？
そして「新しくこの世界に入ってくる人」が「旧デバイスを使える」って
ことが、そんなに重要なことなのかは疑問だな
あなたも「この世界に入った時」は、「旧デバイスを使う」ことじゃなくて
「最新のデバイスを使う」ことに魅力を感じてたと思うんだけど
どうしても旧デバイス使うために、古いOS使いたいって考える人は
（合法かどうかは別にして）色々方法あるわけで、そんなの若い人は
当然承知だろうから、あなたが心配することじゃないかも >>44
最新デバイスは BGA だし魅力を感じない。 そうそう、パッケージがイヤだ。
QFPも入れておかないと、仕事で使えない。(コストが高くなる)
世の中の仕事で、BGAチップでなくて、QFPで済む仕事が半分以上なのに。 >あなたも「この世界に入った時」は、「旧デバイスを使う」ことじゃなくて
>「最新のデバイスを使う」ことに魅力を感じてたと思うんだけど
そうでもなかったな… まあ、それは分かるし自分でも過去プロジェクトのメンテ用として
VirtualBox にXPとISE7とか10を入れてあるけど
開発してた当時の環境よりも逆に快適だったりする >>45-46
俺もそんな感じ。
Xilinxはそういう客層との関わりから離れようとしてるんじゃないかな。
集中と選択、だろね。 >>47
最新のデバイスのultrascale使ってるやつとかいるのか疑問。
そろそろintelに移行するかな。 >>44
動いてそうなのと、何かあったときに文句が言えるのとは違う LED : out std_logic_vector(17 downto 10, 7 downto 0);
みたいな定義をしたいんだけど、何かうまい方法ある？ >>52
基本的にはできない。
意図によってそれに変わる手段はあるかもしれない。
ほかの言語でも↓見たいな配列ってできないものがほとんどでしょ。
int a[17..10,7..0];
ただ、これも目的によってそれに変わる手段があったりもする。 歯抜けの配列作って何か便利なの？
255の次は1024になるかと思ってもそうはならないし。 使わないビットは繋がなきゃいいだけだと思うのだが、
あえて、定義をしないってのがな。 合成レポートに警告出るのがいやなのでは？
レジスタとかを実装するときにword単位でreg定義するとそんな感じにできるといいなあと思うことがある。 8bitのデータ幅じゃないROMやRAMのアドレス出すとき最下位をA0じゃなく、
A1やA2にしたいときはあるな。
ROM側のデータシートもA0以外から始まってることも多いので、
Asic側の信号名と整合取りたくなる。
そういう場合は普通に最上位階層から使わないA0等も出力しちゃって、
合成のときに使わない信号をVirtualPin指定してる。 A0も使っておかないとデバッグの時ｘ２してとかになると煩わしい。こともある。 >>60
[26:2] は別にいいんじゃね？
[17..10,7..0] は気持ち悪い。 最近ちょっとしたプロジェクトをSystemVerilogに書き換えてるんだけど、
interface機能いいわ。ポートまわりめっちゃスッキリする。
あとenumもModelSimが値を名前で表示してくれるからデバッグ捗る。 家で不労所得的に稼げる方法など
参考までに、
⇒ 『武藤のムロイエウレ』 というHPで見ることができるらしいです。
グーグル検索⇒『武藤のムロイエウレ』"
K9OCPSVO8P 東芝情報システム が 車載半導体技術者を募集しています なう そういえば南武線の沿線にトヨタがしこたま求人広告出してたって話があったな 定石の記述テクニック的なことを紹介している書籍ってあまりないよねぇ
たとえば、VHDLで条件コンパイルってできないよなぁ
generateとかは使えるところに制約あるし
無理やりC用のプリプロセッサを通して使ってたこともある
型変換のリファレンスとか諸々まとまった書籍ないかな VHDLで型変換とかアタマのオカシイ奴が沸いてきた テーブル作ろうと思って reg & initial で書いたら
initial は合成しないからねっ！て警告された。
ISE は出来たのに。dc のバカっ。 design compiler（Synopsys）。
結局のところ、FPGAの回路設計とASICの回路設計は似て非なるもの、
と考えるのが良いんじゃないかな 結局、wire にして generate で書いたけど。
FPGA は ROM を使ってくるからテーブル使いやすいけど
ASIC だと BIST の問題もあるし、ROM は使いにくいからね。
ゲートに落とすと 1clock は厳しい。 >>73
しないよ
リセット線が無いとどうしていいかわからないし
initial分かかれたものをどう半導体レイアウトにするんだ そもそも、論理合成する時点でinitial使っている時点でおかしいと思わないのか
FPGAですら 普通ROMなんかプリミティブ使うだろ
ISEならcoregenだ 周りの人に聞くことなく、ひとり独学でやっていると
時々ヘンなことをやってしまう場合があるね、Lonely合成なだけに・・・ >>77
initial とリセットは何の関係もないだろ。 >>82
FPGAはリセット線無くても初期値決まるよね
ASICは通常初期値決まらないよね
そのデザインコンパイラーに、ROMを合成できるセルの部品はあるのかな。
通常フラッシュIPとか専用のを使ってFPGAとは比べものにならないくらい面倒になるんだけど
なんでinitialで合成できるのか教えてもらえますか？ わたくし勉強不足で独学でFPGAとASICを身につけたんでよくわからないんです。
あと派遣期間が長く転職回数も多いのですがどこか年収600万円以上もらえる仕事があったら教えてもらえますか？ 年収低いけど
不正脈出るくらいの職場よりましかな？
でも、前の職場の方が楽しかったかもしれない。 ぼきゅVHDLとう゛ぇりろぐを、IP化してうるわ
おまえら1デバイスあたり千円払うなら使わせてやるで >>87
＞不正脈出るくらいの職場
組織ぐるみで不正を行っているってこと？ >>92
AV1 エンコーダ頼む。
3000円払うわ。 >>98
設計者の好み（というか得意不得意という面）が一番大きいんじゃない？
DRAMの制御回路（マルチポート化ロジック）なんかでも
バッファをSRAMにするかDFF（シフトレジスタ）にするか、
俺の周りでは設計する人によって２つの派に割れる サイズと速度だな
16Byte程度以下ならゲート、それを超えるとROM/RAMを候補に ROM/RAM 使ったら BIST が面倒くさいだろ。
仮レイアウト前にサイズも決めないといけないし。 質問お願いします。
XILINXのARTIX7を使ってみようと考えていますが、使う前にデータシートを読んでいます。
ピンの使い方は何となく分かるのですが、ROMから書き込みがいまいちわかりません。
INIT_B と PROGRAM_B は、何か違うのでしょうか?
使い方がイメージできずに困っています。
マイコンで言うMCLRピンは、どれになるのでしょうか? >>104
ザイリンクスノ代理店に問い合わせてね
ｗｗｗｗ >>104
データシートより7 Series FPGAs Configuration User Guide読め
古いバージョンなら日本語版もある ユニークで個性的な確実稼げるガイダンス
暇な人は見てみるといいかもしれません
グーグルで検索するといいかも『ネットで稼ぐ方法 モニアレフヌノ』
TCKKJ >>106
ありがとうございます。
コンフィグだけで取説があるんですか？
本体データーシートも入れると、皆さん1000ページ以上も読んでいるんですか？
_bの意味がやっとわかりました。反転論理の意味ですね。
n○○のほうがわかりやすい。 FPGAで何がしたいのかわからんけど、まずは評価ボードを買って動かしてみる方がいいんじゃね？ データシート、アプノートは
さらーっと必要なところ読むんよ
日本語版は時々古くて嘘書いてあるから
重要なところは最新英語版を当たること FPGA使った回路設計するなら、データシート・アプリケーションノート読むのも
大事だけど、評価ボードの回路図参考にするのは必須
あと、コンフィグ関係のピンをユーザーI/Oピンと共用するようなことは
事前に試して確認できないかぎりやらないこと >>114
評価ボードの回路図、参考はいいけど鵜呑みはイカン
内容理解して確認した上で設計しないと
市販品にもバグはある FPGA評価ボードで魔方陣の全解計算は出来ますか？ >>116
サイズとか時間制約とか分からんけど
チューリング完全なら出来るんだろ、きっと。 FPGAにCPU載せられるんだから、できるかできないかで言えば、できる。 多分、5x5より大きな魔方陣の解の厳密な数は求まってない。
本質的に異なる解の数は、
5x5の時に275,305,224個。
6x6だと2*10^19ぐらいと見積もられている。
このサイズは時間的に無理だね。 >>121
たぶんそれはCPUでALU1個での見積もりですよね。
ALU１００個で一斉チェックしたら加速度的に早くならないかな。 >121 の説明が正しいとすれば
2*10^19 -> 2*10^17、になるだけじゃないの？
誤差のうちだな 123 の言うとおり。
勘違いしないように言っとくと、チェックするもの全てが解になるわけじゃない。
5x5の場合、解数は2億個程度だけど、しらみつぶしに調べたら25!(=約1.5*10^25)個をチェックするはめになる。
スパコン京は、ALUが70万個ぐらいあるけど、このままじゃ全く歯が立たない。
まして100ALUなんてゴミ。
やってみりゃわかるけど、5x5だってかなり努力しないと数えられないよ。 >>116
＞FPGA評価ボードで魔方陣の全解計算は出来ますか？
出来るといくらくれるの？ アルゴリズムを固めるのが先
PC上のソフトでそれ組めないやつがFPGA上で実装できるとは思えない CPU上のソフトをFPGAでハード実装すると速くなると幻想してる勘違いさんへ。
アプリにもよるが、単純に速度比較するとほとんどの場合FPGA実装はPC上のソフトより遅い。
ハード固有の最適化などを駆使してやっと、速くなることがあるようなもの。
CPUはコア数多いし、圧倒的にクロックが速い。 CPUは→最近のCPUは
fpgaで一桁以上速くできるのはかなりレア。 まっとうな事いってるな
FPGAの速度は、昨今のCPUに比べて おおよそ 1/10
実際やてみれば直ぐわかることだが、意味のある回路を動かそうとしたら 400MHz 程度でもかなり厳しい
速度は1/10だが、例えば 並列で動かせる演算器は 100倍
結果、うまく使えば、10 倍速くできる
そんな風な使い方しないとメリット出せない
ようは、並列度を上げられないような事象以外へ適応しても 効果は期待できない
残念ながら、自然界ではそういう事が多いからな >>133
ウンコ好きなの？3トンぐらい置いておくね 何で、リクナビで「QuEST Global Services Pte. Ltd.」という派遣会社を通じて、ソニー半導体で働く人を募集しているの？ >>135
著しい中小企業レベルの待遇で、最高収益を上げたソニー半導体企業で奴隷のように働かせる差別的待遇を、同一労働同一賃金の観点から説明をソニー社員の方から文書で頂かないと働きません。他をあたってください >>136
朝から5ｃｈで、オレ様を正社員で採用せず、派遣で格安の給与で採用しようとするソニーという企業に一人労働闘争を5ｃｈでするだけの簡単なお仕事。 
