朝から5ｃｈで、オレ様を正社員で採用せず、派遣で格安の給与で採用しようとするソニーという企業に一人労働闘争を5ｃｈでするだけの簡単なお仕事。
探検
【Verilog】 記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net
朝から5ｃｈで、オレ様を正社員で採用せず、派遣で格安の給与で採用しようとするソニーという企業に一人労働闘争を5ｃｈでするだけの簡単なお仕事。
model SIM逝っとけとか思ってる人多い
iverilogに比べて何故か?GHDLはメジャーじゃない気はする
VHDLを複数ファイルに分割すると、ここ↓と同じエラーが出ます
http://d.hatena.ne.jp/miyox/20061109
しかもコンパイル手順を直しても改善しません
私の環境のディレクトリ構成が悪いのかなと試行錯誤しているところです
GHDLの方が使いやすいでしょうか？
に出てるFPGAベンダで、Free板の"modelsim"も提供してるとこが有るんだから それ使えって
皆そう思ってるでしょ
（無料）って書いてないから有料しかないと思ったのかな？
アンドロMDAに似てるな
アンドロゲン依存性前立腺癌細胞株(MDA −PCa−2b) なんて難しいことを知ってるな！
xilinxは止めちゃった
残ってるのはalteraだっけ?
あとmicrosemiか
他にある?
つーか、modelsim自体がなんだかよくわかんね
シエスタ?だかそんな名前の奴に統合予定?
ありがとうございます、試してみます
Icarus Verilogみたいに軽いと嬉しいです
他って言うと、
・ASICベンダ推奨ツール類 （高価）
（新車買うより遥かに高額だし、そもそも個人相手に売ってくれるのか？)
....
になるから、選択肢は多くは無い
https://codezine.jp/article/detail/132
Active-HDL なら軽並みに安いよ。
verilogなら（フリーじゃないけど） veritak
・Quartus付属のModelSim（あえて少し古めのバージョン）
・Active-HDL学生版
VHDLの学習用に、make一発ですぐ波形まで出せる軽いシミュレータがあるといいなぁ、と思っているのですが、ちょっとくじけそうです
>>152
Verilogならiverilogの方がWindowsでもLinuxでも使えていいと思います
問題になるようなことは考えにくいんだけどな
MS-SurfaceみたいなSSD交換不可なやつをぎりぎり一杯で使ってるとしても
インストール先をUSBドライブにすればいいだけで、それができないようなソフトは
少ないと思うけど
ダウンロードは重かったですが、起動は軽かったので、いい感じのVHDLの学習環境を作れました
教えてくれた方はありがとうございました
・自分がどの実機を買うべきなのかわかりにくい
・開発環境をインストールするまでが長い
・コンパイル時間が長い
どのメーカーも始めないね
恐ろしいんじゃね
C/C++の環境とはそれこそ桁が3〜4つくらい違いそうだ
ハイエンドPCの10分の1くらいの時間で合成・配置配線できたら
需要はありそうなんだけどね
大昔、WebPackでHDL使えるようになる前のほんの一時期
無償で Xilinxがそういうの提供してたような･･･（記憶違いかも）
PC用のHDLベンチとかある?
合成/配置の時間を競うの
一番時間費やすのはシュミレーション
シミュレーション
シミュレーションなら
http://www.veripool.com/verilog_sim_benchmarks.html
合成三日でインプリ失敗とかむかし大規模FPGAでやってたわ。
今民生品は、小さいのしか使わなくてわけわからん
スワップしまくりか
DSP48をフルに使って45万円したVertex5を4つ使ってとにかく早く動かす。簡単なお仕事で、使用率90%あたりから、タイミングメットしませーん。ウワーン。それを超えるチップ無いでーす
Symplify 使うと多少マシになる。
Symplify 使うと多少マシになる。
訳もよく判らず弄りすぎで大体元の木阿弥なんだけど
Lチカぐらい簡単なやつは10秒でコンパイルできればいいんだけど、最適化を完全オフにするパラメータってあるの？
開発すればいいんじゃね？
ダメってことはないだろ。
ちょっとやってみたいけど、NGDやNCDのフォーマットに関する公開資料なくね？
http://www.clifford.at/icestorm/
Project IceStorm aims at reverse engineering and documenting the bitstream format of Lattice iCE40 FPGAs
Why the Lattice iCE40?
It has a very minimalistic architecture with a very regular structure.
さぁやってくれ。
やっぱりリバースエンジニアリングになるのか（無茶言わんでくれ）
でもLatticeはノーマークだったから教えてくれてありがとう
NDA いるだろうけど。
無理か
>FPGAの回路設計とASICの回路設計は似て非なるもの
ほう、そのこころは？
FPGAはセル単位になってしまうとか？
ASIC だとシングルポートRAM、演算は出来るだけ単純化とかかな。
ASIC はプロセスにもよるけど。
それ以上に検証が違うけど。
最近のテストはどうなってるのだろう？
故障検出はスキャンパス張るんだろう。
自動レイアウトはAstroでタイミングドリブンレイアウト
１０年前と大きく変わってないのかな。
>強姦野郎
？
例えが謎
それやったわー
ASIC一人設計して、派遣やったんだけど年収430→440で辞めてきたー
そのあとは知らない。設計書は残してきた
HDLのインデントが気に食わないので修正アップデートする奴。
論理回路を意識したほうが良いのだろうか
レジスタ記述はDFFを組み合わせてるところがプログラム的に理解できるけど
カウンタの記述とかはもうなんか論理回路が関係なく
マイコンのプログラムとあまり変わらない感じがする
それが問題だ
(6 lゝ､●.ﾉ ヽ､●_ノ |!/
| ,.' i､ |}
', ,`ｰ'ﾞ､_ l
＼ ､'､v三ﾂ /
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カウンタもDFFの組み合わせには見えないの？
Verilog カウンタ で思い出したけど、
a++;
のような書き方って、できるようになったのかな? 以前は、
a << a + 4'd1;
と書かないといけなかったんだが。
systemverilogでできる。
あとそれはシフトだ。他の言語か？
BのエッジでAをFFに取り込むってのは？
一定時間変化しない場合リセット
でも周波数が不明ってどういう状況よ
PLLの設定をするHDLの挙動がおかしくて
意図した通りに設定できてるか確信が持てないということでは？
そのクロックがつながってるPLLがロックしてることで調べることはできないの？
プログラムさえできれば十分
MatlabがHDLコード吐いてくれる
状態遷移図さえ書けばHDLコード吐いてくれるツールもある
日本でHDLコード書いて給料もらえる会社て
ルネぐらいしか残ってなかったりして
MATLABのコードジェネレータ使いものになるようになったの？
あの会社書けない
ブロッキングだからカウンタとかには使わない方が安全
a <- a + 4'd1;
なら大丈夫だけど、だったら
a <= a + 1’b1;
で良いだろう
ソシオネクストへドゾー
今、AMBA AHBで設計もしくは検証作業されてますか？
‪株式会社クイック https://919.jp/&;#8236;
ななしっくす土屋 会話集
ルネサス退職者スレ
https://mao.2ch.net/test/read.cgi/haken/1517763997/
メリットを享受するには、ライセンス料払わなあかん。
そうでないならio操作にmmap多用する事になり、いちいち遅い。
これなら素直にNios2使った方が良いのでは？と疑問。
主張してる事の意味がわからん
ライセンスうんぬんも、具体的に何を指してるか不明
有料ＩＰの事を指してるのならそれは当然
ARM-SOC が余りにも安過ぎて、"ARM内蔵FPGA" に殆どメリットを見出せない
これが個人的な感想だな
どこも技術力落ちているからミリ
Nios100MHzで動かしたものと比べて、
Arm側からのmmapでのアクセスが遅いなんてことは全くないが。
ハード的にプログラムしてしまえば、命令のフェッチが不要になるから、高速化出来る。
ループを回路展開して1クロックで実行できるようにするとかだな。
きっとこれが定理とか法則の発見だろう。
そういう理性的なレスやめようよ。
独りでさびしく Lonely（ロンリー）合成、かな？
論理合成が行われない回路を書く新人君が
「奇術言語はそろそろ卒業しような」と説教されていた
既視感があったけど思い出した。「猫の事務所」だ
HLSでやれる仕事アサインするのが正しい仕事の割り振り方
新人だろ?たいしたもんじゃねーか。
俺が入社したときは、今頃、京橋のxx学園に全員集められて最後の集合研修やってたぞ。
「値を定義しない」の意味は?
0として扱われるはず
合成時に警告が出る
以前試したときはportのエイリアスになったが、ググってもそれが定義された動作なのか未定義でツール依存なのか判断つかなかった。
仕様はしらんけどエイリアスだろ
名前なんて飾りだよ
IEEE1076 なんだから買って読め。
当面テストベンチ作成要員にしとけばええがな
そのうち論理合成可能なHDL書けるようになるわ。
おまえらがいくら修行しても無理だと言いたいのだ。
10進数の桁ごとに分けて２進数の出力をしたいんですが
d739 (10'b1011011100) → d7 (4'b0111) 、d'3（4'b0011）、d'9（4'b1001）
今は来た信号を100で割り算して百の位を出力、
出力を百倍して元の信号と引き算して10で割り算して十の位を出力。。。
のような流れで割り算、掛け算＋減算の階段でやっているのですが
掛け算、割り算を用いないでもっとスッキリした方法はありますか？
極力軽い動作にしたいのですが、初心者のため思いつかないので
ここに知恵を借りに来ました。
簡単な方法はない。
来る信号をBCDにしろ。
(´・ω・`)無いんですね・・・
10で割りながら下の桁から処理するのが定石
上限が判ってるならテーブル参照が最速かもな
そもそもの原理が無駄が多かったですね・・・
ただ、現在は乗除算無しで考えていこうとしているので
中々思いつかない現状です。
>>258
パラレル処理？のことなんですかね
どういった内容になるのか詳しく知りたいです。
>>259
1000個の参照ポイントを用意するって感じですか？
512以上なら5,6,7,8,9のどれか
512未満なら0,1,2,3,4,5のどれか
次に9bit目を観る
・・・
これをパラでやる
BCD側のレジスタは全て0にして、下から4ビットずつに区切る
以下の手順を2進数の桁数分繰り返す
BCD各4ビットで0101以上なら0011を足す
1ビット全部左シフトする
最近のヤツなら、BlockRAM：一個程度の消費で済む
既に 100% BlockRAMを使い切ってるてのは、 まず無いいからな
（大量に使うヤツでも、万一の為にそなえ数個程度は残しておくのが普通）
下手な回路を考えてるより、 よほど賢い
こんなのでできた気がする。
でいいだろ。
結局は自分が追いつけない物に文句言ってるだけだろう
SystemVerilogも使えるから、年収800万円以上出せるなら転職を考えてやってもいいけど、そういう会社が無いのは何で
100mhzで1クロック幅のパルスを
50Mhzの回路のenableとして使ってるんですが実機の基板で動作しないときがあります。こういうときはどうするのがよいですか？独学だから難しい。
100MHz だと50MHzより狭いんだから動かなくて当たり前。
シミュレーションだと動くんだけど。
単純にパルスを伸ばせばいいのかな。
やってみます。
あとは、この２つのクロックが同じ発振源から作られていることとか、
クロックの位相（50Mと100Mのクロック立ち上がりの時間差）なんかも
ちゃんと規定しておかないと、実機では再現性のある動作が期待できないよ
ありがとうございます。
100MHzから50MHzを作ってます。
同じクロック元です。
2クロック幅にしてクロック制約調べて入れてみます。
50MHZ enable立っているの発見 ack上げる
100MHｚ ack上がったの確認 enable下げる
50MHZ enable下がったの確認 ackを下げる
を
送信元クロックで2回FFで叩いて
受信元クロックで1回FFで叩いて
信号をやりとりする
というのが基本だと思っているんだが、どうよ
どうしても必要なら>>280のようなこと（よく読んでないけど）もやるけど
↓の時点で100MHzが食ってくれそうな気もするけどね。
ホールド不足だろうか。
HD映像データ（約74MHz）用メモリの空き領域に音声データ（48kHz）を居候させて、
出し入れする制御は実際に昔やったことがある。
メモリは74MHzで動いているから、読み出したデータは48kHzの１クロック期間ホールドする。
スピード差は３桁（1000倍以上）だが問題ない。
でもマルチサイクルパスとかクロック載せ替えやるとバグのもと。
死ぬほど時間掛かるから、余程の事が無いとやらんけどな
大概は、論理シミュレーション & 制約MET -> 実動作で確認、で済ませてる
趣味でやってる人で、制約掛けてるヤツなんて殆ど見たこと無い
その結果が ↑の >シミュレーションでは動くのに実機で動いたり動かなかったりする
そりゃ、そうなって当然だって
STA 通れば問題にならないよ。
STAあるのにインプリメント後のSimなんて意味が分からんわ
ってか、制約付けずに合成するかな？
ピン配置すら決めてなさそう。
https://monoist.atmarkit.co.jp/mn/articles/2009/30/news050.html
15〜20年くらい前、東芝・NEC・富士通などに発注して
DRAM混載のシステムLSI（今ではSoCと呼ぶ人のほうが多いのか？）
を度々作ってもらっていたのが懐かしく思い出される。
設計はVerilog。VHDLに出会うことは無かったな。
DRAM混在はあんまりなかったはず。プロセス違うからね。
VHDLってどこで使われてるんだろう。
米軍向け？
なおその教授の研究は昔から全然進んでない
レベル落ちたなぁ
ばるてのーんとかw
かと言って、Lint でガチガチにするのはやめてくれ。
のような使えないFPGA技術者一覧がほしい
311原発事故の東電の人たち観て思った
RTLは外注に出すのがスタンダードになったからキツイ。小規模なやつだから自分で作ろうとすると無償ツールしか使えない。
なんか文句あっか
https://sunasunax.hatenablog.com
まさか合成できないのか!?
まー、好き勝手な回路作られても困るしな
開発環境みたいなのが論理展開して最小な構成案とか提示してくれるんですか？
合成は開発環境がしてくれるんだよ。
でも、開発環境に食わせる回路に、いくつかのレベルがあって、云々。
メジャーなのは、多少の論理回路（あーだったらこーなるみたいな）を同期回路（F F）で叩いて繋げていくやつなのかな。20年以上前からそうだったと思うけど、トランスファーレベルとか言ってたような気がする。もう忘れた。
それがわからない新人が「エラーが取れないんです〜」って泣きついて来る。
FPGAを使う予定はないけれど、
その機能目当てで開発環境だけインスコすっかな(^p^;フヒヒ
簡単なキット買ってLチカとかすると案外面白いよ。タイミングとかあんま意識しなくてもいいし。
ありがとうございます。そーか、RTLて言葉すら忘れてました。
職場では慣用的にVerilog-HDLで書いた「論理回路のソースコード」の意味合いで使っているな。
「お前の書いたRTLはいつも見易いな/見難いな」とか。
つけなくても動いてるけど
ツールは制約付いていないと文句言ってるけど
以前serdesで500MのADC繋いだときは
ギリシャ
VHDL(1993/2008) numeric_stdを使用している状況で
32bitを超えるカウンタを生成するにはどういったアイデアがあるでしょうか？
std_logic_arith、std_logic_unsignedを使用しているときはstd_logic_vectorで良かったかと思います。
メモリアドレスカウンタを作りたいのですがメモリサイズが大きく32bitでおさまらないのです。
よろしくお願いします。
どのくらい大容量のメモリを使う予定なの？
例えば１チップで32GbitのDRAMを使う場合でも
構成が4Gアドレス×8bitだったりするからね。
それにDRAMのアドレスの場合、RowとColumnの２つに分けて入れるから
アドレスカウンタのビット数はもっと小さくて済むよ。
4Gアドレスなら、Row(24bit)×Column(8bit)みたいな感じ。
メモリはDIMMで8GB/16GBを想定しています
メモリコントローラはipを使います
実際データ幅は32bit以上なので下位bitを省けば32bitでまかなえると思いますし
カウンタを分離する方法でもいいかとも思っています
ただし、何かアイデアがあればと思いお伺いさせて頂きました
今の電源関係は電圧低いからねぇ
ノイズ周りはパチンコ屋が強いんだっけ？
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