【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #25

[0692 774ワット発電中さん 2018/09/21(金) 21:23:51.05 ID:IOpOoM6g]

基本的にプリミティブにDELAYエレメント無ければ無理だけど
合成最適化で無くならないように指定すれば
ゲート類重ねてある程度はできるかも