【Verilog】 記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net

[0098 774ワット発電中さん 2018/04/08(日) 10:56:54.84 ID:rCCRb1ol]

ROMにするか組合せゲートにするかの境目は何？