【Verilog】 記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net

[0075 774ワット発電中さん 2018/03/29(木) 22:49:42.83 ID:hOKwfj7J]

design compiler（Synopsys）。

結局のところ、FPGAの回路設計とASICの回路設計は似て非なるもの、
と考えるのが良いんじゃないかな