【Verilog】 記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net

[0326 774ワット発電中さん 2022/09/16(金) 12:54:25.48 ID:rofojeSk]

今でもRTL(レジスタトランスファロジック が基本。
それがわからない新人が「エラーが取れないんです〜」って泣きついて来る。