【Verilog】 記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net

[0310 774ワット発電中さん 2020/10/01(木) 13:28:39.40 ID:Okjn6PWg]

そういう場合、使えないのは言語でなくてお前のほう。
かと言って、Lint でガチガチにするのはやめてくれ。