【Verilog】 記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net

[0280 774ワット発電中さん 2020/09/15(火) 20:43:10.88 ID:vUS3KOT2]

100MHｚ enable 立てる
50MHZ enable立っているの発見 ack上げる
100MHｚ ack上がったの確認 enable下げる
50MHZ enable下がったの確認 ackを下げる

を
送信元クロックで2回FFで叩いて
受信元クロックで1回FFで叩いて
信号をやりとりする

というのが基本だと思っているんだが、どうよ