【Verilog】 記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net

[0278 774ワット発電中さん 2020/09/15(火) 14:10:04.48 ID:DLPjG/C3]

100MHzで2クロック分のパルスじゃないと50MHzのクロックでは叩けないよ。
あとは、この２つのクロックが同じ発振源から作られていることとか、
クロックの位相（50Mと100Mのクロック立ち上がりの時間差）なんかも
ちゃんと規定しておかないと、実機では再現性のある動作が期待できないよ