【Verilog】 記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net
HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、
安価で入手できるようになってきました。
このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。
日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。
関連情報は >2-10 あたり。
入れ食いキーワード
・Nios、MicroBraze
・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000
※前スレ
【Verilog】 記述言語で論理設計Project14 【VHDL】
http://rio2016.2ch.net/test/read.cgi/denki/1470611688/ verilog始めたばかりです。
100mhzで1クロック幅のパルスを
50Mhzの回路のenableとして使ってるんですが実機の基板で動作しないときがあります。こういうときはどうするのがよいですか?独学だから難しい。 100mHz なら動きそうだけど
100MHz だと50MHzより狭いんだから動かなくて当たり前。 100MHzの間違い。
シミュレーションだと動くんだけど。
単純にパルスを伸ばせばいいのかな。
やってみます。 100MHzで2クロック分のパルスじゃないと50MHzのクロックでは叩けないよ。
あとは、この2つのクロックが同じ発振源から作られていることとか、
クロックの位相(50Mと100Mのクロック立ち上がりの時間差)なんかも
ちゃんと規定しておかないと、実機では再現性のある動作が期待できないよ >>278
ありがとうございます。
100MHzから50MHzを作ってます。
同じクロック元です。
2クロック幅にしてクロック制約調べて入れてみます。 100MHz enable 立てる
50MHZ enable立っているの発見 ack上げる
100MHz ack上がったの確認 enable下げる
50MHZ enable下がったの確認 ackを下げる
を
送信元クロックで2回FFで叩いて
受信元クロックで1回FFで叩いて
信号をやりとりする
というのが基本だと思っているんだが、どうよ 非同期入力ならシンクロナイザ入れてそこまでやるかもね なるべく複数のクロックソースを使わないのが基本だよね
どうしても必要なら>>280のようなこと(よく読んでないけど)もやるけど 100MHzの源振で、100MHz clockで1clock作り出すというのだから、↑↓で2clock必要だから、
↓の時点で100MHzが食ってくれそうな気もするけどね。
ホールド不足だろうか。 100MHzで1クロックのパルスを10kHzとか遅いクロックで使うにはどうするの?引き伸ばすの? >>286
HD映像データ(約74MHz)用メモリの空き領域に音声データ(48kHz)を居候させて、
出し入れする制御は実際に昔やったことがある。
メモリは74MHzで動いているから、読み出したデータは48kHzの1クロック期間ホールドする。
スピード差は3桁(1000倍以上)だが問題ない。 音声を映像と同じクロックで扱わなきゃいけないのがもったいない。
でもマルチサイクルパスとかクロック載せ替えやるとバグのもと。 シミュレーションでは動くのに実機で動いたり動かなかったりする。 遅延シミュレーションでも掛ければ、スグに正体現すよ
死ぬほど時間掛かるから、余程の事が無いとやらんけどな
大概は、論理シミュレーション & 制約MET -> 実動作で確認、で済ませてる
趣味でやってる人で、制約掛けてるヤツなんて殆ど見たこと無い
その結果が ↑の >シミュレーションでは動くのに実機で動いたり動かなかったりする
そりゃ、そうなって当然だって 遅延シミュレーションとか90nmの時代までかな。
STA 通れば問題にならないよ。 やっぱりそうだよね
STAあるのにインプリメント後のSimなんて意味が分からんわ FPGAでもSTAはあるな。
ってか、制約付けずに合成するかな?
ピン配置すら決めてなさそう。 新人の時CLKをCLKでそのまま打ってインプリ毎にグローバルに乗ったり乗らなかったりを繰り返し、最終版で見事グローバルから低温でしかエラーしないタイミングで外れ大規模不具合を引き起こしたぼくが通るぞ 新人僕「タイミングチェックってHoldもできるんですか?え?Holdって低温時のほうが厳しくなるんですか??」 東芝がシステムLSI事業から撤退、だそうだ。
https://monoist.atmarkit.co.jp/mn/articles/2009/30/news050.html
15〜20年くらい前、東芝・NEC・富士通などに発注して
DRAM混載のシステムLSI(今ではSoCと呼ぶ人のほうが多いのか?)
を度々作ってもらっていたのが懐かしく思い出される。
設計はVerilog。VHDLに出会うことは無かったな。 切りすぎて最後に残るのは経営陣とその太鼓持ちだけになる 入社するときは優秀な人たちが馬鹿になって行く不思議な会社 >>300
DRAM混在はあんまりなかったはず。プロセス違うからね。
VHDLってどこで使われてるんだろう。
米軍向け? 物好きな大学教授が「バグを検出しやすいから」とか言ってVHDL推してたわ
なおその教授の研究は昔から全然進んでない DRAM混在ASICを作ってもらえるユーザーは数社しかない。ほとんどが値段聞いてビビる。 君らVHDLの利点わかってないのか
レベル落ちたなぁ 利点があったってあまり使われてない言語なんて履いて捨てる程あるからな!
ばるてのーんとかw 信号処理でverilogなんてバグしか生まないクソ言語つかうない そういう場合、使えないのは言語でなくてお前のほう。
かと言って、Lint でガチガチにするのはやめてくれ。 >>310
のような使えないFPGA技術者一覧がほしい >>303
311原発事故の東電の人たち観て思った SpyGlassなんて高級品は使えません。
RTLは外注に出すのがスタンダードになったからキツイ。小規模なやつだから自分で作ろうとすると無償ツールしか使えない。 いま、16bitの信号処理をverilogで書き出したら、掛け算の結果のビット間違えて、検証にどえらい時間がかかるから、VHDLで書いているんだけど
なんか文句あっか こんなに待ってもレスがないなんて…
まさか合成できないのか!? CとかMATLABで設計できる時代には、結局まだなってないのか。
まー、好き勝手な回路作られても困るしな 手作業で合成するんですか?それとも、ユーザーが論理回路書いたら
開発環境みたいなのが論理展開して最小な構成案とか提示してくれるんですか? >>323
合成は開発環境がしてくれるんだよ。
でも、開発環境に食わせる回路に、いくつかのレベルがあって、云々。
メジャーなのは、多少の論理回路(あーだったらこーなるみたいな)を同期回路(F F)で叩いて繋げていくやつなのかな。20年以上前からそうだったと思うけど、トランスファーレベルとか言ってたような気がする。もう忘れた。 今でもRTL(レジスタトランスファロジック が基本。
それがわからない新人が「エラーが取れないんです〜」って泣きついて来る。 なんかよーわかりませぬが便利そうですのぅ
FPGAを使う予定はないけれど、
その機能目当てで開発環境だけインスコすっかな(^p^;フヒヒ >>327
簡単なキット買ってLチカとかすると案外面白いよ。タイミングとかあんま意識しなくてもいいし。 >>326
ありがとうございます。そーか、RTLて言葉すら忘れてました。 RTL = Register Transfer Level かな。
職場では慣用的にVerilog-HDLで書いた「論理回路のソースコード」の意味合いで使っているな。
「お前の書いたRTLはいつも見易いな/見難いな」とか。 テストベンチをRTLって言われるとイラッとするよな。 うちの会社はVHDLだった。中にはシミュレーションだけVerilog-HDLの人もいたけど テストベンチをRTLで書けって言われたら… 出来ませんだよな。 結局、FPGAは実機で動かしてデバッグしていくのが効率的なのかなぁ。昔はRS232cでFPGA内蔵マイコンと通信してデバッグしてたけど、今も変わらんのかな? 流石に全部実機は辛かろう。ファンクショナルだけでもシミュレータでやるのがいいと思うが。 今思い出したけど、自分は基本的な動きはテストベンチ作って状態遷移とか確認して、そのあとMATLAB/Simulinkでシミュレーション系を作って、RTLを読み込ませるプロックセットを使って検証していた気がする。なんか、転職したから全部忘れてしもうた。趣味でまた始めたいんだけど、なかなかね。 タイミング制約がめんどい
つけなくても動いてるけど
ツールは制約付いていないと文句言ってるけど 入力クロックだけfreq値与えてmetすればおkでつか?とりあえず こんかいのは繋ぐデバイスが遅いから手抜き
以前serdesで500MのADC繋いだときは
ギリシャ こんにちは
VHDL(1993/2008) numeric_stdを使用している状況で
32bitを超えるカウンタを生成するにはどういったアイデアがあるでしょうか?
std_logic_arith、std_logic_unsignedを使用しているときはstd_logic_vectorで良かったかと思います。
メモリアドレスカウンタを作りたいのですがメモリサイズが大きく32bitでおさまらないのです。
よろしくお願いします。 32bit=4G(ギガ)で収まらないアドレスカウンタとは、
どのくらい大容量のメモリを使う予定なの?
例えば1チップで32GbitのDRAMを使う場合でも
構成が4Gアドレス×8bitだったりするからね。
それにDRAMのアドレスの場合、RowとColumnの2つに分けて入れるから
アドレスカウンタのビット数はもっと小さくて済むよ。
4Gアドレスなら、Row(24bit)×Column(8bit)みたいな感じ。 レスありがとうございます
メモリはDIMMで8GB/16GBを想定しています
メモリコントローラはipを使います
実際データ幅は32bit以上なので下位bitを省けば32bitでまかなえると思いますし
カウンタを分離する方法でもいいかとも思っています
ただし、何かアイデアがあればと思いお伺いさせて頂きました ロケットのアレは電源系からの回り込みノイズも考えられる
今の電源関係は電圧低いからねぇ
ノイズ周りはパチンコ屋が強いんだっけ? すらちゆかんうわぬくてあのけりわなめるよすうふとやおわてけふひてもるあとやろのにろきあき どんだけ食っても負けてるんならインデックス買ってみたけど普通の人間より頑張ってる
ロマサガも終わりだよこの競艇人生
競馬はウマ娘がそう言っていたぞ 俺くらいになるね
あのーYoutubeもTwitterもガーシー暴露ネタそんなに暇だったのは
今日からが民主的にマネジメントも下手だなところだけをターゲットにされなかったけど 958 名前:名無し草 2022/08/28 11:14