【Verilog】 記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net

[0255 774ワット発電中さん 2020/06/09(火) 16:35:35.58 ID:/ygxY46j]

>>254
簡単な方法はない。
来る信号をBCDにしろ。