【Verilog】 記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net

[0243 774ワット発電中さん 2019/12/19(木) 20:21:58.06 ID:hnxpTC/s]

vhdlのsignalで値を定義しないで使った場合、論理合成後にどう扱われるか決まりってある？コンパイラによる？