【Verilog】 記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net

[0205 774ワット発電中さん 2019/03/24(日) 23:11:22.82 ID:PFDyOjPv]

>>204
BのエッジでAをFFに取り込むってのは？
一定時間変化しない場合リセット

でも周波数が不明ってどういう状況よ