【Verilog】 記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net

[0202 774ワット発電中さん 2019/02/05(火) 03:11:29.97 ID:UE5XxRte]

>>197
Verilog カウンタ　で思い出したけど、
a++;
のような書き方って、できるようになったのかな?　以前は、
a << a + 4'd1;
と書かないといけなかったんだが。