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【Verilog】 記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net
0001774ワット発電中さん
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2017/04/21(金) 21:48:16.41ID:KqIjhH63
HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、
安価で入手できるようになってきました。

このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。
日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。
関連情報は >2-10 あたり。

入れ食いキーワード
・Nios、MicroBraze
・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000

※前スレ
【Verilog】 記述言語で論理設計Project14 【VHDL】
http://rio2016.2ch.net/test/read.cgi/denki/1470611688/
0197774ワット発電中さん
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2019/01/02(水) 20:56:55.49ID:4FE0iZpC
最近Verilog勉強し始めたんだけど
論理回路を意識したほうが良いのだろうか
レジスタ記述はDFFを組み合わせてるところがプログラム的に理解できるけど
カウンタの記述とかはもうなんか論理回路が関係なく
マイコンのプログラムとあまり変わらない感じがする
0199774ワット発電中さん
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2019/01/29(火) 00:40:42.08ID:T9JVzTtV
インテルかXilinxか
それが問題だ
0200774ワット発電中さん
垢版 |
2019/01/29(火) 03:53:26.19ID:Z2u9OB2K
wniの鈴木里奈の脇くっさ
　　　　 　(6 lゝ､●.ﾉ　ヽ､●_ノ |!/
　　 　 　 　 | 　 　 ,.' 　i､　 　　 |}
　　　　　　　', 　 　 ,`ｰ'ﾞ､_　 　 l
　　　　　　　＼　､'､v三ﾂ　 　/
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　　　　　　 ／ﾊ ` ｀二 二´ ´ /　|:::ヽ
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0201774ワット発電中さん
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2019/02/04(月) 09:45:38.85ID:qh3PYBZy
>>197
カウンタもDFFの組み合わせには見えないの？
0202774ワット発電中さん
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2019/02/05(火) 03:11:29.97ID:UE5XxRte
>>197
Verilog カウンタ　で思い出したけど、
a++;
のような書き方って、できるようになったのかな?　以前は、
a << a + 4'd1;
と書かないといけなかったんだが。
0204774ワット発電中さん
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2019/03/17(日) 20:05:03.44ID:HrvmmVbu
ここが適当かわからないんですが、アサーションで、Aという信号がHのとき、Bクロック信号が、発振してることを確認したいです。周波数は不明とした場合、確認できる方法ありますか？
0205774ワット発電中さん
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2019/03/24(日) 23:11:22.82ID:PFDyOjPv
>>204
BのエッジでAをFFに取り込むってのは？
一定時間変化しない場合リセット

でも周波数が不明ってどういう状況よ
0206774ワット発電中さん
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2019/03/25(月) 06:22:05.79ID:N77oml4f
>>205
PLLの設定をするHDLの挙動がおかしくて
意図した通りに設定できてるか確信が持てないということでは？
0209774ワット発電中さん
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2019/03/26(火) 21:48:14.34ID:FtnUFOrJ
クロックが正常発振してることより、
そのクロックがつながってるPLLがロックしてることで調べることはできないの？
0210774ワット発電中さん
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2019/03/26(火) 21:52:52.94ID:FtnUFOrJ
>>197
プログラムさえできれば十分
MatlabがHDLコード吐いてくれる
状態遷移図さえ書けばHDLコード吐いてくれるツールもある
日本でHDLコード書いて給料もらえる会社て
ルネぐらいしか残ってなかったりして
0213774ワット発電中さん
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2019/03/29(金) 07:47:14.23ID:K3zucI53
>>202
ブロッキングだからカウンタとかには使わない方が安全
0215774ワット発電中さん
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2019/04/06(土) 11:02:03.35ID:dX23tMPq
a <= ++a;
なら大丈夫だけど、だったら
a <= a + 1’b1;
で良いだろう
0221774ワット発電中さん
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2019/08/12(月) 19:25:53.24ID:n1fA+4aw
ARM内蔵のSoCFPGAを軽く使ってみたけど、
メリットを享受するには、ライセンス料払わなあかん。
そうでないならio操作にmmap多用する事になり、いちいち遅い。
これなら素直にNios2使った方が良いのでは？と疑問。
0222774ワット発電中さん
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2019/08/12(月) 20:07:13.96ID:L6YIiAC1
一旦mmapしたら、後は単純 Read/Write だけだろ
主張してる事の意味がわからん

ライセンスうんぬんも、具体的に何を指してるか不明
有料ＩＰの事を指してるのならそれは当然

ARM-SOC が余りにも安過ぎて、"ARM内蔵FPGA" に殆どメリットを見出せない
これが個人的な感想だな
0224774ワット発電中さん
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2019/08/13(火) 08:26:34.13ID:HUMCNrTF
そうなのか。俺が悪かった。
0225774ワット発電中さん
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2019/08/15(木) 15:44:15.54ID:pV/rv6F9
株式会社クイック 経由でFPGAの転職を探してはならない。
0230774ワット発電中さん
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2019/09/09(月) 07:55:42.02ID:cA9O0egb
Niosの周波数によるけど、
Nios100MHzで動かしたものと比べて、
Arm側からのmmapでのアクセスが遅いなんてことは全くないが。
0231774ワット発電中さん
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2019/09/12(木) 20:56:46.77ID:qr9N38Lr
>>128
ハード的にプログラムしてしまえば、命令のフェッチが不要になるから、高速化出来る。
0232774ワット発電中さん
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2019/10/06(日) 11:15:36.16ID:dxym0Gow
速くなるのはそこじゃない。パイプライン使えばフェッチ中、別なステージを実行できる
ループを回路展開して1クロックで実行できるようにするとかだな。
0233774ワット発電中さん
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2019/10/11(金) 09:42:14.51ID:nhTX4VfJ
自作の論理合成、最適化をやっていると驚くべき良い結果が出てくることがある。
きっとこれが定理とか法則の発見だろう。
0235774ワット発電中さん
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2019/10/11(金) 23:39:21.72ID:aG0iLRs1
>>234
そういう理性的なレスやめようよ。
0238774ワット発電中さん
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2019/10/21(月) 23:05:29.93ID:dnB1jmr8
シミュレーションでは仕様通りに動いて、
論理合成が行われない回路を書く新人君が
「奇術言語はそろそろ卒業しような」と説教されていた
0240774ワット発電中さん
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2019/10/24(木) 21:07:26.08ID:VkbRp6QV
会社で新人を苛め抜くお前たちを見た。プロジェクトは解散だな。会社もかも
0242774ワット発電中さん
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2019/11/16(土) 13:05:46.77ID:9Ewau4oB
シミュレーションで仕様通りに動くんだから、
HLSでやれる仕事アサインするのが正しい仕事の割り振り方
新人だろ?たいしたもんじゃねーか。
俺が入社したときは、今頃、京橋のxx学園に全員集められて最後の集合研修やってたぞ。
0243774ワット発電中さん
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2019/12/19(木) 20:21:58.06ID:hnxpTC/s
vhdlのsignalで値を定義しないで使った場合、論理合成後にどう扱われるか決まりってある？コンパイラによる？
0245774ワット発電中さん
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2019/12/20(金) 18:20:38.12ID:T+tY9xlp
多分、宣言したけど初期値も代入もしていないsignalを参照したときの値だと思う
0として扱われるはず
合成時に警告が出る
0246774ワット発電中さん
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2020/01/03(金) 00:33:56.15ID:ur/EQKxz
signalの宣言で初期値のかわりにport名を定義したときはどうなりますか。
以前試したときはportのエイリアスになったが、ググってもそれが定義された動作なのか未定義でツール依存なのか判断つかなかった。
0249774ワット発電中さん
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2020/01/11(土) 16:17:34.08ID:j8wuoBDS
シミュレーションでは仕様通りに動くんなら、
当面テストベンチ作成要員にしとけばええがな
そのうち論理合成可能なHDL書けるようになるわ。
0251774ワット発電中さん
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2020/02/06(木) 16:32:47.87ID:voYgKVfD
すなわち論理合成可能なHDL書くにはおれのような非凡な才能が必要で
おまえらがいくら修行しても無理だと言いたいのだ。
0254774ワット発電中さん
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2020/06/09(火) 15:57:38.51ID:yFlSchCo
２進数の10bitで来た信号（10進数の0〜999）を
10進数の桁ごとに分けて２進数の出力をしたいんですが
d739 (10'b1011011100) →　d7 (4'b0111) 、d'3（4'b0011）、d'9（4'b1001）

今は来た信号を100で割り算して百の位を出力、
出力を百倍して元の信号と引き算して10で割り算して十の位を出力。。。
のような流れで割り算、掛け算＋減算の階段でやっているのですが
掛け算、割り算を用いないでもっとスッキリした方法はありますか？

極力軽い動作にしたいのですが、初心者のため思いつかないので
ここに知恵を借りに来ました。
0256774ワット発電中さん
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2020/06/10(水) 09:12:42.72ID:KfgmSXBS
>>255
(´・ω・`)無いんですね・・・
0257774ワット発電中さん
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2020/06/10(水) 11:34:53.81ID:5NH3QB02
100で割ってから100倍するのは明らかに無駄
10で割りながら下の桁から処理するのが定石
0259774ワット発電中さん
垢版 |
2020/06/10(水) 12:28:54.54ID:5NH3QB02
あっちに答え書いてあったけど
上限が判ってるならテーブル参照が最速かもな
0260774ワット発電中さん
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2020/06/10(水) 13:03:45.83ID:KfgmSXBS
>>257
そもそもの原理が無駄が多かったですね・・・
ただ、現在は乗除算無しで考えていこうとしているので
中々思いつかない現状です。

>>258
パラレル処理？のことなんですかね
どういった内容になるのか詳しく知りたいです。

>>259
1000個の参照ポイントを用意するって感じですか？
0261774ワット発電中さん
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2020/06/10(水) 13:35:47.86ID:wDcrBWNv
10bit目観れば512以上か未満か判るだろ
512以上なら5,6,7,8,9のどれか
512未満なら0,1,2,3,4,5のどれか
次に9bit目を観る
・・・
これをパラでやる
0262774ワット発電中さん
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2020/06/10(水) 15:17:57.31ID:ylnvimF5
2進数を入れたシフトレジスタの左にBCDを格納するシフトレジスタをつなぐ
BCD側のレジスタは全て0にして、下から4ビットずつに区切る
以下の手順を2進数の桁数分繰り返す
BCD各4ビットで0101以上なら0011を足す
1ビット全部左シフトする
0263774ワット発電中さん
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2020/06/10(水) 15:18:09.43ID:obppSqvF
ROM(RAM)を使ったテーブル参照が、 ベスト
最近のヤツなら、BlockRAM：一個程度の消費で済む
既に　100% BlockRAMを使い切ってるてのは、　まず無いいからな
（大量に使うヤツでも、万一の為にそなえ数個程度は残しておくのが普通）

下手な回路を考えてるより、　よほど賢い
0264774ワット発電中さん
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2020/06/11(木) 17:22:12.60ID:W5gPWE03
１００を４回引き算して百の位、余りから１０を４回引いて十の位
こんなのでできた気がする。
0271774ワット発電中さん
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2020/09/13(日) 08:33:21.93ID:vc8Q3h+7
SystemVerilogなら良いのか？
結局は自分が追いつけない物に文句言ってるだけだろう
0272774ワット発電中さん
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2020/09/13(日) 11:52:34.31ID:etV4yc3F
ボキュ
SystemVerilogも使えるから、年収800万円以上出せるなら転職を考えてやってもいいけど、そういう会社が無いのは何で
0273774ワット発電中さん
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2020/09/15(火) 00:40:54.18ID:E4CR/7Zf
verilog始めたばかりです。
100mhzで1クロック幅のパルスを
50Mhzの回路のenableとして使ってるんですが実機の基板で動作しないときがあります。こういうときはどうするのがよいですか？独学だから難しい。
0275774ワット発電中さん
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2020/09/15(火) 07:00:57.87ID:gSh24P2r
100mHz なら動きそうだけど
100MHz だと50MHzより狭いんだから動かなくて当たり前。
0277774ワット発電中さん
垢版 |
2020/09/15(火) 12:26:57.90ID:l62r70fB
100MHzの間違い。
シミュレーションだと動くんだけど。
単純にパルスを伸ばせばいいのかな。
やってみます。
0278774ワット発電中さん
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2020/09/15(火) 14:10:04.48ID:DLPjG/C3
100MHzで2クロック分のパルスじゃないと50MHzのクロックでは叩けないよ。
あとは、この２つのクロックが同じ発振源から作られていることとか、
クロックの位相（50Mと100Mのクロック立ち上がりの時間差）なんかも
ちゃんと規定しておかないと、実機では再現性のある動作が期待できないよ
0279774ワット発電中さん
垢版 |
2020/09/15(火) 16:43:27.54ID:l62r70fB
>>278
ありがとうございます。
100MHzから50MHzを作ってます。
同じクロック元です。
2クロック幅にしてクロック制約調べて入れてみます。
0280774ワット発電中さん
垢版 |
2020/09/15(火) 20:43:10.88ID:vUS3KOT2
100MHｚ enable 立てる
50MHZ enable立っているの発見 ack上げる
100MHｚ ack上がったの確認 enable下げる
50MHZ enable下がったの確認 ackを下げる

を
送信元クロックで2回FFで叩いて
受信元クロックで1回FFで叩いて
信号をやりとりする

というのが基本だと思っているんだが、どうよ
0283774ワット発電中さん
垢版 |
2020/09/15(火) 22:17:32.57ID:1RBfeO/K
なるべく複数のクロックソースを使わないのが基本だよね
どうしても必要なら>>280のようなこと（よく読んでないけど）もやるけど
0284774ワット発電中さん
垢版 |
2020/09/16(水) 06:28:03.80ID:prDJsXXH
出力バッファが弱いだけだろう。
0285774ワット発電中さん
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2020/09/21(月) 00:27:36.95ID:GkH9nrzm
100MHzの源振で、100MHz clockで1clock作り出すというのだから、↑↓で2clock必要だから、
↓の時点で100MHzが食ってくれそうな気もするけどね。
ホールド不足だろうか。
0286774ワット発電中さん
垢版 |
2020/09/24(木) 22:55:18.39ID:MNKMYjwb
100MHzで１クロックのパルスを10kHzとか遅いクロックで使うにはどうするの？引き伸ばすの？
0289774ワット発電中さん
垢版 |
2020/09/25(金) 12:49:28.05ID:a8sjFznc
>>286
HD映像データ（約74MHz）用メモリの空き領域に音声データ（48kHz）を居候させて、
出し入れする制御は実際に昔やったことがある。
メモリは74MHzで動いているから、読み出したデータは48kHzの１クロック期間ホールドする。
スピード差は３桁（1000倍以上）だが問題ない。
0290774ワット発電中さん
垢版 |
2020/09/26(土) 10:29:23.78ID:HwNr3S2N
音声を映像と同じクロックで扱わなきゃいけないのがもったいない。

でもマルチサイクルパスとかクロック載せ替えやるとバグのもと。
0291774ワット発電中さん
垢版 |
2020/09/26(土) 17:42:50.05ID:SIeDHPXx
シミュレーションでは動くのに実機で動いたり動かなかったりする。
0292774ワット発電中さん
垢版 |
2020/09/26(土) 18:40:19.23ID:/F9E71nl
遅延シミュレーションでも掛ければ、スグに正体現すよ
死ぬほど時間掛かるから、余程の事が無いとやらんけどな
大概は、論理シミュレーション & 制約MET ->　実動作で確認、で済ませてる

趣味でやってる人で、制約掛けてるヤツなんて殆ど見たこと無い
その結果が　↑の >シミュレーションでは動くのに実機で動いたり動かなかったりする
そりゃ、そうなって当然だって
0293774ワット発電中さん
垢版 |
2020/09/26(土) 21:30:16.62ID:aMPCxEFy
遅延シミュレーションとか90nmの時代までかな。
STA 通れば問題にならないよ。
0294774ワット発電中さん
垢版 |
2020/09/27(日) 07:47:01.92ID:YDOHU9dy
やっぱりそうだよね
STAあるのにインプリメント後のSimなんて意味が分からんわ
0296774ワット発電中さん
垢版 |
2020/09/27(日) 14:31:24.64ID:h/07VqFn
STAはパンクするのではないか
0297774ワット発電中さん
垢版 |
2020/09/27(日) 17:33:06.81ID:mJ54mVso
FPGAでもSTAはあるな。
ってか、制約付けずに合成するかな？
ピン配置すら決めてなさそう。
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