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【Verilog】 記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net
0001774ワット発電中さん
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2017/04/21(金) 21:48:16.41ID:KqIjhH63
HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、
安価で入手できるようになってきました。

このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。
日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。
関連情報は >2-10 あたり。

入れ食いキーワード
・Nios、MicroBraze
・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000

※前スレ
【Verilog】 記述言語で論理設計Project14 【VHDL】
http://rio2016.2ch.net/test/read.cgi/denki/1470611688/
0162774ワット発電中さん
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2018/06/28(木) 14:27:58.96ID:VsWFEnmJ
合成は たいした事無い
一番時間費やすのはシュミレーション
0163774ワット発電中さん
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2018/06/28(木) 14:30:27.77ID:5KP8NaWW
うん、時間かかるから細切れでやってる
シミュレーション
0165774ワット発電中さん
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2018/06/28(木) 20:55:56.18ID:Ue66jHRz
>>162
合成三日でインプリ失敗とかむかし大規模FPGAでやってたわ。

今民生品は、小さいのしか使わなくてわけわからん
0167774ワット発電中さん
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2018/06/28(木) 21:56:04.89ID:Ue66jHRz
>>166
DSP48をフルに使って45万円したVertex5を4つ使ってとにかく早く動かす。簡単なお仕事で、使用率90%あたりから、タイミングメットしませーん。ウワーン。それを超えるチップ無いでーす
0168774ワット発電中さん
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2018/06/28(木) 23:13:04.60ID:qxrhGPux
確かに90%超えたあたりからやたら時間かかるよね。
Symplify 使うと多少マシになる。
0169774ワット発電中さん
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2018/06/28(木) 23:13:16.10ID:qxrhGPux
確かに90%超えたあたりからやたら時間かかるよね。
Symplify 使うと多少マシになる。
0170774ワット発電中さん
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2018/06/29(金) 11:17:37.38ID:8w5CZ6Nh
配置配線のパラメタチューニングしたりする?
訳もよく判らず弄りすぎで大体元の木阿弥なんだけど
0171774ワット発電中さん
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2018/06/30(土) 01:22:10.53ID:ubj+ZUwj
チューニングのやり方がわからない（ため息）
Lチカぐらい簡単なやつは10秒でコンパイルできればいいんだけど、最適化を完全オフにするパラメータってあるの？
0172774ワット発電中さん
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2018/06/30(土) 21:09:03.10ID:Sfoi0kwX
（回路合成だけでなく）配置配線のツールもサードパーティが開発できればいいのにぃ
0174774ワット発電中さん
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2018/06/30(土) 22:07:31.38ID:Sfoi0kwX
>>173
ちょっとやってみたいけど、NGDやNCDのフォーマットに関する公開資料なくね？
0175774ワット発電中さん
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2018/06/30(土) 23:10:21.30ID:ZOEfo4cc
>>174
　http://www.clifford.at/icestorm/
　Project IceStorm aims at reverse engineering and documenting the bitstream format of Lattice iCE40 FPGAs

　Why the Lattice iCE40?
　It has a very minimalistic architecture with a very regular structure.

さぁやってくれ。
0176774ワット発電中さん
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2018/07/01(日) 04:50:58.19ID:dOFnAt44
>>175
やっぱりリバースエンジニアリングになるのか（無茶言わんでくれ）

でもLatticeはノーマークだったから教えてくれてありがとう
0177774ワット発電中さん
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2018/07/01(日) 08:44:29.19ID:21VsAuPz
正式に開発したいなら教えてくれるかもよ。
NDA いるだろうけど。
0179774ワット発電中さん
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2018/07/03(火) 21:54:50.62ID:TUeFXinq
PVA
0182774ワット発電中さん
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2018/07/15(日) 10:18:17.63ID:5+0mEq6F
>>75
>FPGAの回路設計とASICの回路設計は似て非なるもの
ほう、そのこころは？
0183774ワット発電中さん
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2018/07/15(日) 11:22:47.11ID:vemc6UVS
わからんけど
FPGAはセル単位になってしまうとか？
0184774ワット発電中さん
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2018/07/15(日) 11:34:53.49ID:vNqsj68u
FPGA だとデュアルポートRAMや演算器を優先的に使う設計するけど
ASIC だとシングルポートRAM、演算は出来るだけ単純化とかかな。
ASIC はプロセスにもよるけど。
それ以上に検証が違うけど。
0185774ワット発電中さん
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2018/07/16(月) 08:35:43.62ID:Wtf6edTJ
ASICはテストパターンの労力で１００倍違う
0186774ワット発電中さん
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2018/07/16(月) 10:46:20.61ID:yJ/wSyff
10年以上前、フルスキャンで故障検出率１００％にしたらテスト部門が喜んでた。
最近のテストはどうなってるのだろう？
0187774ワット発電中さん
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2018/07/16(月) 11:24:20.42ID:3UJr0rsO
バックエンドは良く知らんけど、最近はゲートシミュレーションはやらないな。
故障検出はスキャンパス張るんだろう。
0188774ワット発電中さん
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2018/07/16(月) 13:22:40.06ID:yJ/wSyff
RTLとネットリストはFormalityでチェック
自動レイアウトはAstroでタイミングドリブンレイアウト
１０年前と大きく変わってないのかな。
0189774ワット発電中さん
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2018/07/16(月) 13:24:27.45ID:wSop7A4q
おいしいところだけ食い散らかして逃げる強姦野郎はどこにもいる.。
0190774ワット発電中さん
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2018/07/16(月) 14:37:36.95ID:3UJr0rsO
設計は Verilog で RTL 記述だから 20年前から変わってないぜ！
0192774ワット発電中さん
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2018/07/16(月) 15:36:29.12ID:wSop7A4q
ビジネス用語：　無理やり種だけ入れてちゃんと育てずとんずら
0194774ワット発電中さん
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2018/07/17(火) 04:42:03.49ID:cTyf8I5G
>>192
それやったわー
ASIC一人設計して、派遣やったんだけど年収430→440で辞めてきたー
そのあとは知らない。設計書は残してきた
0195774ワット発電中さん
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2018/07/17(火) 07:28:05.71ID:7EqePAf9
千摺野郎もいる。
HDLのインデントが気に食わないので修正アップデートする奴。
0196774ワット発電中さん
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2018/07/19(木) 16:47:49.09ID:nh5u8iIC
順列発生カウンタとか組合せ発生カウンタとかないね。
0197774ワット発電中さん
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2019/01/02(水) 20:56:55.49ID:4FE0iZpC
最近Verilog勉強し始めたんだけど
論理回路を意識したほうが良いのだろうか
レジスタ記述はDFFを組み合わせてるところがプログラム的に理解できるけど
カウンタの記述とかはもうなんか論理回路が関係なく
マイコンのプログラムとあまり変わらない感じがする
0199774ワット発電中さん
垢版 |
2019/01/29(火) 00:40:42.08ID:T9JVzTtV
インテルかXilinxか
それが問題だ
0200774ワット発電中さん
垢版 |
2019/01/29(火) 03:53:26.19ID:Z2u9OB2K
wniの鈴木里奈の脇くっさ
　　　　 　(6 lゝ､●.ﾉ　ヽ､●_ノ |!/
　　 　 　 　 | 　 　 ,.' 　i､　 　　 |}
　　　　　　　', 　 　 ,`ｰ'ﾞ､_　 　 l
　　　　　　　＼　､'､v三ﾂ　 　/
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https://twitter.com/5chan_nel (5ch newer account)
0201774ワット発電中さん
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2019/02/04(月) 09:45:38.85ID:qh3PYBZy
>>197
カウンタもDFFの組み合わせには見えないの？
0202774ワット発電中さん
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2019/02/05(火) 03:11:29.97ID:UE5XxRte
>>197
Verilog カウンタ　で思い出したけど、
a++;
のような書き方って、できるようになったのかな?　以前は、
a << a + 4'd1;
と書かないといけなかったんだが。
0204774ワット発電中さん
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2019/03/17(日) 20:05:03.44ID:HrvmmVbu
ここが適当かわからないんですが、アサーションで、Aという信号がHのとき、Bクロック信号が、発振してることを確認したいです。周波数は不明とした場合、確認できる方法ありますか？
0205774ワット発電中さん
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2019/03/24(日) 23:11:22.82ID:PFDyOjPv
>>204
BのエッジでAをFFに取り込むってのは？
一定時間変化しない場合リセット

でも周波数が不明ってどういう状況よ
0206774ワット発電中さん
垢版 |
2019/03/25(月) 06:22:05.79ID:N77oml4f
>>205
PLLの設定をするHDLの挙動がおかしくて
意図した通りに設定できてるか確信が持てないということでは？
0209774ワット発電中さん
垢版 |
2019/03/26(火) 21:48:14.34ID:FtnUFOrJ
クロックが正常発振してることより、
そのクロックがつながってるPLLがロックしてることで調べることはできないの？
0210774ワット発電中さん
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2019/03/26(火) 21:52:52.94ID:FtnUFOrJ
>>197
プログラムさえできれば十分
MatlabがHDLコード吐いてくれる
状態遷移図さえ書けばHDLコード吐いてくれるツールもある
日本でHDLコード書いて給料もらえる会社て
ルネぐらいしか残ってなかったりして
0213774ワット発電中さん
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2019/03/29(金) 07:47:14.23ID:K3zucI53
>>202
ブロッキングだからカウンタとかには使わない方が安全
0215774ワット発電中さん
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2019/04/06(土) 11:02:03.35ID:dX23tMPq
a <= ++a;
なら大丈夫だけど、だったら
a <= a + 1’b1;
で良いだろう
0221774ワット発電中さん
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2019/08/12(月) 19:25:53.24ID:n1fA+4aw
ARM内蔵のSoCFPGAを軽く使ってみたけど、
メリットを享受するには、ライセンス料払わなあかん。
そうでないならio操作にmmap多用する事になり、いちいち遅い。
これなら素直にNios2使った方が良いのでは？と疑問。
0222774ワット発電中さん
垢版 |
2019/08/12(月) 20:07:13.96ID:L6YIiAC1
一旦mmapしたら、後は単純 Read/Write だけだろ
主張してる事の意味がわからん

ライセンスうんぬんも、具体的に何を指してるか不明
有料ＩＰの事を指してるのならそれは当然

ARM-SOC が余りにも安過ぎて、"ARM内蔵FPGA" に殆どメリットを見出せない
これが個人的な感想だな
0224774ワット発電中さん
垢版 |
2019/08/13(火) 08:26:34.13ID:HUMCNrTF
そうなのか。俺が悪かった。
0225774ワット発電中さん
垢版 |
2019/08/15(木) 15:44:15.54ID:pV/rv6F9
株式会社クイック 経由でFPGAの転職を探してはならない。
0230774ワット発電中さん
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2019/09/09(月) 07:55:42.02ID:cA9O0egb
Niosの周波数によるけど、
Nios100MHzで動かしたものと比べて、
Arm側からのmmapでのアクセスが遅いなんてことは全くないが。
0231774ワット発電中さん
垢版 |
2019/09/12(木) 20:56:46.77ID:qr9N38Lr
>>128
ハード的にプログラムしてしまえば、命令のフェッチが不要になるから、高速化出来る。
0232774ワット発電中さん
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2019/10/06(日) 11:15:36.16ID:dxym0Gow
速くなるのはそこじゃない。パイプライン使えばフェッチ中、別なステージを実行できる
ループを回路展開して1クロックで実行できるようにするとかだな。
0233774ワット発電中さん
垢版 |
2019/10/11(金) 09:42:14.51ID:nhTX4VfJ
自作の論理合成、最適化をやっていると驚くべき良い結果が出てくることがある。
きっとこれが定理とか法則の発見だろう。
0235774ワット発電中さん
垢版 |
2019/10/11(金) 23:39:21.72ID:aG0iLRs1
>>234
そういう理性的なレスやめようよ。
0238774ワット発電中さん
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2019/10/21(月) 23:05:29.93ID:dnB1jmr8
シミュレーションでは仕様通りに動いて、
論理合成が行われない回路を書く新人君が
「奇術言語はそろそろ卒業しような」と説教されていた
0240774ワット発電中さん
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2019/10/24(木) 21:07:26.08ID:VkbRp6QV
会社で新人を苛め抜くお前たちを見た。プロジェクトは解散だな。会社もかも
0242774ワット発電中さん
垢版 |
2019/11/16(土) 13:05:46.77ID:9Ewau4oB
シミュレーションで仕様通りに動くんだから、
HLSでやれる仕事アサインするのが正しい仕事の割り振り方
新人だろ?たいしたもんじゃねーか。
俺が入社したときは、今頃、京橋のxx学園に全員集められて最後の集合研修やってたぞ。
0243774ワット発電中さん
垢版 |
2019/12/19(木) 20:21:58.06ID:hnxpTC/s
vhdlのsignalで値を定義しないで使った場合、論理合成後にどう扱われるか決まりってある？コンパイラによる？
0245774ワット発電中さん
垢版 |
2019/12/20(金) 18:20:38.12ID:T+tY9xlp
多分、宣言したけど初期値も代入もしていないsignalを参照したときの値だと思う
0として扱われるはず
合成時に警告が出る
0246774ワット発電中さん
垢版 |
2020/01/03(金) 00:33:56.15ID:ur/EQKxz
signalの宣言で初期値のかわりにport名を定義したときはどうなりますか。
以前試したときはportのエイリアスになったが、ググってもそれが定義された動作なのか未定義でツール依存なのか判断つかなかった。
0249774ワット発電中さん
垢版 |
2020/01/11(土) 16:17:34.08ID:j8wuoBDS
シミュレーションでは仕様通りに動くんなら、
当面テストベンチ作成要員にしとけばええがな
そのうち論理合成可能なHDL書けるようになるわ。
0251774ワット発電中さん
垢版 |
2020/02/06(木) 16:32:47.87ID:voYgKVfD
すなわち論理合成可能なHDL書くにはおれのような非凡な才能が必要で
おまえらがいくら修行しても無理だと言いたいのだ。
0254774ワット発電中さん
垢版 |
2020/06/09(火) 15:57:38.51ID:yFlSchCo
２進数の10bitで来た信号（10進数の0〜999）を
10進数の桁ごとに分けて２進数の出力をしたいんですが
d739 (10'b1011011100) →　d7 (4'b0111) 、d'3（4'b0011）、d'9（4'b1001）

今は来た信号を100で割り算して百の位を出力、
出力を百倍して元の信号と引き算して10で割り算して十の位を出力。。。
のような流れで割り算、掛け算＋減算の階段でやっているのですが
掛け算、割り算を用いないでもっとスッキリした方法はありますか？

極力軽い動作にしたいのですが、初心者のため思いつかないので
ここに知恵を借りに来ました。
0256774ワット発電中さん
垢版 |
2020/06/10(水) 09:12:42.72ID:KfgmSXBS
>>255
(´・ω・`)無いんですね・・・
0257774ワット発電中さん
垢版 |
2020/06/10(水) 11:34:53.81ID:5NH3QB02
100で割ってから100倍するのは明らかに無駄
10で割りながら下の桁から処理するのが定石
0259774ワット発電中さん
垢版 |
2020/06/10(水) 12:28:54.54ID:5NH3QB02
あっちに答え書いてあったけど
上限が判ってるならテーブル参照が最速かもな
0260774ワット発電中さん
垢版 |
2020/06/10(水) 13:03:45.83ID:KfgmSXBS
>>257
そもそもの原理が無駄が多かったですね・・・
ただ、現在は乗除算無しで考えていこうとしているので
中々思いつかない現状です。

>>258
パラレル処理？のことなんですかね
どういった内容になるのか詳しく知りたいです。

>>259
1000個の参照ポイントを用意するって感じですか？
0261774ワット発電中さん
垢版 |
2020/06/10(水) 13:35:47.86ID:wDcrBWNv
10bit目観れば512以上か未満か判るだろ
512以上なら5,6,7,8,9のどれか
512未満なら0,1,2,3,4,5のどれか
次に9bit目を観る
・・・
これをパラでやる
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