【Verilog】 記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net
HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、
安価で入手できるようになってきました。
このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。
日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。
関連情報は >2-10 あたり。
入れ食いキーワード
・Nios、MicroBraze
・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000
※前スレ
【Verilog】 記述言語で論理設計Project14 【VHDL】
http://rio2016.2ch.net/test/read.cgi/denki/1470611688/ 何で、リクナビで「QuEST Global Services Pte. Ltd.」という派遣会社を通じて、ソニー半導体で働く人を募集しているの? >>135
著しい中小企業レベルの待遇で、最高収益を上げたソニー半導体企業で奴隷のように働かせる差別的待遇を、同一労働同一賃金の観点から説明をソニー社員の方から文書で頂かないと働きません。他をあたってください >>136
朝から5chで、オレ様を正社員で採用せず、派遣で格安の給与で採用しようとするソニーという企業に一人労働闘争を5chでするだけの簡単なお仕事。 wire aに入ってる値をreg bに代入する方法ってないですか? >>2にVerilogシミュレータがあるのにVHDLシミュレータがないのはなぜでしょうか? 誰も書かなかったからじゃない?
model SIM逝っとけとか思ってる人多い
iverilogに比べて何故か?GHDLはメジャーじゃない気はする FreeHDLを使ってみているのですが、いまいち期待通りに動きません
VHDLを複数ファイルに分割すると、ここ↓と同じエラーが出ます
http://d.hatena.ne.jp/miyox/20061109
しかもコンパイル手順を直しても改善しません
私の環境のディレクトリ構成が悪いのかなと試行錯誤しているところです
GHDLの方が使いやすいでしょうか? >2 の ・FPGA
に出てるFPGAベンダで、Free板の"modelsim"も提供してるとこが有るんだから それ使えって
皆そう思ってるでしょ
(無料)って書いてないから有料しかないと思ったのかな? ハードウェア記述言語ってなんか
アンドロMDAに似てるな >>145
アンドロゲン依存性前立腺癌細胞株(MDA −PCa−2b) なんて難しいことを知ってるな! Free板modelsim、
xilinxは止めちゃった
残ってるのはalteraだっけ?
あとmicrosemiか
他にある?
つーか、modelsim自体がなんだかよくわかんね
シエスタ?だかそんな名前の奴に統合予定? >>144
ありがとうございます、試してみます
Icarus Verilogみたいに軽いと嬉しいです インストールすると 1GB ぐらい、その意味では軽くは無い
他って言うと、
・ASICベンダ推奨ツール類 (高価)
(新車買うより遥かに高額だし、そもそも個人相手に売ってくれるのか?)
....
になるから、選択肢は多くは無い >>149
Active-HDL なら軽並みに安いよ。 Altera版フリーのmodelsimが、単独でインストールできるから楽
verilogなら(フリーじゃないけど) veritak とりあえず以下2件ダウンロード中なのですが、どちらもサイズが大きいですね…
・Quartus付属のModelSim(あえて少し古めのバージョン)
・Active-HDL学生版
VHDLの学習用に、make一発ですぐ波形まで出せる軽いシミュレータがあるといいなぁ、と思っているのですが、ちょっとくじけそうです
>>152
Verilogならiverilogの方がWindowsでもLinuxでも使えていいと思います 前にも議論があったと思うけど、インストールに1GBはおろか10G,20GBが必要でも
問題になるようなことは考えにくいんだけどな
MS-SurfaceみたいなSSD交換不可なやつをぎりぎり一杯で使ってるとしても
インストール先をUSBドライブにすればいいだけで、それができないようなソフトは
少ないと思うけど どうにかQuartusのModelSimを試すことができました
ダウンロードは重かったですが、起動は軽かったので、いい感じのVHDLの学習環境を作れました
教えてくれた方はありがとうございました ぼくがかんがえたFPGA三大参入障壁
・自分がどの実機を買うべきなのかわかりにくい
・開発環境をインストールするまでが長い
・コンパイル時間が長い FPGAの開発環境は、クラウドベースにふさわしいと思うんだけど
どのメーカーも始めないね どんだけサーバーリソース食うか
恐ろしいんじゃね
C/C++の環境とはそれこそ桁が3〜4つくらい違いそうだ 当然無償とはいかないだろうから時間課金とかで
ハイエンドPCの10分の1くらいの時間で合成・配置配線できたら
需要はありそうなんだけどね
大昔、WebPackでHDL使えるようになる前のほんの一時期
無償で Xilinxがそういうの提供してたような・・・(記憶違いかも) 時代は繰り返すTSSか。w
PC用のHDLベンチとかある?
合成/配置の時間を競うの 合成は たいした事無い
一番時間費やすのはシュミレーション うん、時間かかるから細切れでやってる
シミュレーション >>162
合成三日でインプリ失敗とかむかし大規模FPGAでやってたわ。
今民生品は、小さいのしか使わなくてわけわからん >>166
DSP48をフルに使って45万円したVertex5を4つ使ってとにかく早く動かす。簡単なお仕事で、使用率90%あたりから、タイミングメットしませーん。ウワーン。それを超えるチップ無いでーす 確かに90%超えたあたりからやたら時間かかるよね。
Symplify 使うと多少マシになる。 確かに90%超えたあたりからやたら時間かかるよね。
Symplify 使うと多少マシになる。 配置配線のパラメタチューニングしたりする?
訳もよく判らず弄りすぎで大体元の木阿弥なんだけど チューニングのやり方がわからない(ため息)
Lチカぐらい簡単なやつは10秒でコンパイルできればいいんだけど、最適化を完全オフにするパラメータってあるの? (回路合成だけでなく)配置配線のツールもサードパーティが開発できればいいのにぃ >>172
開発すればいいんじゃね?
ダメってことはないだろ。 >>173
ちょっとやってみたいけど、NGDやNCDのフォーマットに関する公開資料なくね? >>174
http://www.clifford.at/icestorm/
Project IceStorm aims at reverse engineering and documenting the bitstream format of Lattice iCE40 FPGAs
Why the Lattice iCE40?
It has a very minimalistic architecture with a very regular structure.
さぁやってくれ。 >>175
やっぱりリバースエンジニアリングになるのか(無茶言わんでくれ)
でもLatticeはノーマークだったから教えてくれてありがとう 正式に開発したいなら教えてくれるかもよ。
NDA いるだろうけど。 FPGAエディタをスクリプト経由で動かすとか
無理か パーソナル・バケーション・アシスタント?(PVA) >>75
>FPGAの回路設計とASICの回路設計は似て非なるもの
ほう、そのこころは? わからんけど
FPGAはセル単位になってしまうとか? FPGA だとデュアルポートRAMや演算器を優先的に使う設計するけど
ASIC だとシングルポートRAM、演算は出来るだけ単純化とかかな。
ASIC はプロセスにもよるけど。
それ以上に検証が違うけど。 10年以上前、フルスキャンで故障検出率100%にしたらテスト部門が喜んでた。
最近のテストはどうなってるのだろう? バックエンドは良く知らんけど、最近はゲートシミュレーションはやらないな。
故障検出はスキャンパス張るんだろう。 RTLとネットリストはFormalityでチェック
自動レイアウトはAstroでタイミングドリブンレイアウト
10年前と大きく変わってないのかな。 おいしいところだけ食い散らかして逃げる強姦野郎はどこにもいる.。 設計は Verilog で RTL 記述だから 20年前から変わってないぜ! ビジネス用語: 無理やり種だけ入れてちゃんと育てずとんずら >>192
それやったわー
ASIC一人設計して、派遣やったんだけど年収430→440で辞めてきたー
そのあとは知らない。設計書は残してきた 千摺野郎もいる。
HDLのインデントが気に食わないので修正アップデートする奴。 順列発生カウンタとか組合せ発生カウンタとかないね。 最近Verilog勉強し始めたんだけど
論理回路を意識したほうが良いのだろうか
レジスタ記述はDFFを組み合わせてるところがプログラム的に理解できるけど
カウンタの記述とかはもうなんか論理回路が関係なく
マイコンのプログラムとあまり変わらない感じがする wniの鈴木里奈の脇くっさ
(6 lゝ、●.ノ ヽ、●_ノ |!/
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https://twitter.com/5chan_nel (5ch newer account) >>197
カウンタもDFFの組み合わせには見えないの? >>197
Verilog カウンタ で思い出したけど、
a++;
のような書き方って、できるようになったのかな? 以前は、
a << a + 4'd1;
と書かないといけなかったんだが。 >>202
systemverilogでできる。
あとそれはシフトだ。他の言語か? ここが適当かわからないんですが、アサーションで、Aという信号がHのとき、Bクロック信号が、発振してることを確認したいです。周波数は不明とした場合、確認できる方法ありますか? >>204
BのエッジでAをFFに取り込むってのは?
一定時間変化しない場合リセット
でも周波数が不明ってどういう状況よ >>205
PLLの設定をするHDLの挙動がおかしくて
意図した通りに設定できてるか確信が持てないということでは? クロックが正常発振してることより、
そのクロックがつながってるPLLがロックしてることで調べることはできないの? >>197
プログラムさえできれば十分
MatlabがHDLコード吐いてくれる
状態遷移図さえ書けばHDLコード吐いてくれるツールもある
日本でHDLコード書いて給料もらえる会社て
ルネぐらいしか残ってなかったりして >>210
MATLABのコードジェネレータ使いものになるようになったの? >>202
ブロッキングだからカウンタとかには使わない方が安全 a <= ++a;
なら大丈夫だけど、だったら
a <= a + 1’b1;
で良いだろう >>216
今、AMBA AHBで設計もしくは検証作業されてますか? ‪この会社。出禁レベルで関わらないこと。‬
‪株式会社クイック https://919.jp/&#8236; 592 名前:名無しさん [sage] :2019/08/11(日) 07:18:32.40 ID:k64D6ck10
ななしっくす土屋 会話集
ルネサス退職者スレ
https://mao.2ch.net/test/read.cgi/haken/1517763997/ ARM内蔵のSoCFPGAを軽く使ってみたけど、
メリットを享受するには、ライセンス料払わなあかん。
そうでないならio操作にmmap多用する事になり、いちいち遅い。
これなら素直にNios2使った方が良いのでは?と疑問。 一旦mmapしたら、後は単純 Read/Write だけだろ
主張してる事の意味がわからん
ライセンスうんぬんも、具体的に何を指してるか不明
有料IPの事を指してるのならそれは当然
ARM-SOC が余りにも安過ぎて、"ARM内蔵FPGA" に殆どメリットを見出せない
これが個人的な感想だな 株式会社クイック 経由でFPGAの転職を探してはならない。 Niosの周波数によるけど、
Nios100MHzで動かしたものと比べて、
Arm側からのmmapでのアクセスが遅いなんてことは全くないが。 >>128
ハード的にプログラムしてしまえば、命令のフェッチが不要になるから、高速化出来る。 速くなるのはそこじゃない。パイプライン使えばフェッチ中、別なステージを実行できる
ループを回路展開して1クロックで実行できるようにするとかだな。 自作の論理合成、最適化をやっていると驚くべき良い結果が出てくることがある。
きっとこれが定理とか法則の発見だろう。