【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #24 [無断転載禁止]©2ch.net
レス数が950を超えています。1000を超えると書き込みができなくなります。
使っているクロックはそれぞれ周波数の制約かけて、異種クロックとのつなぎはRTLでフリフロ、RAM、ハンドシェイクか、設定の書き込み中は回路止めるなどで論理的にクロック間の位相に関する制限なくせばいいだけでは?異種クロック同士は無視するという記述は必要だけど。 レス数が950を超えています。1000を超えると書き込みができなくなります。