【Verilog】 記述言語で論理設計Project14 【VHDL】 [無断転載禁止]©2ch.net

[0998 774ワット発電中さん 2017/04/10(月) 07:00:13.27 ID:HWBm2vGI]

○ FPGAでは非同期リセット不要。
○ 完全同期回路仕様推奨。非同期動作の完全撤廃。
○ Config終了時の初期値定義を推奨。
これらは別に新しい意見じゃなくて、FPGAベンダーのポジショントーク。
彼らはFPGAが売れればいいからASIC展開とか要求としての非同期は考慮しない。