Configuration Tool使ってverilogの雛形生成できるのは分かるけど
verilogで書いたソースをUDBに落としてくれるわけじゃないでしょ？

571とか572は、例えば32bitのカウンタとかをverilogで記述したら
Configuration Toolで設定するような内容と
PLD部に入れるシーケンサを自動的に生成してくれる、みたいなのを
イメージしてるんだと思う
（なかなか難しいと思うけど）