知能研究スレ2©2ch.net

**オーバーテクナナシー転載ダメ©2ch.net** · 2016/12/11(日) 07:08:46.32

　　三　　　　　　　　　三三
　　　　　　/;:"ゝ　三三　　f;:二iュ　　何でこんなになるまで放っておいたんだ！
三　　　＿ゞ::.ﾆ!　　　 ,..'´￣｀ヽﾉﾝ
　　／.;: .:}^（　　 <;:::::i:::::::.::: :}:}　　三三
　　〈::::.´ .:;.へに)二/.::i :::::::,.イﾄヽ__
　　,へ;:ヾ-､lｌ＿＿/.:::::､:::::f＝ｰ'＝＝､`ｰ-="⌒ヽ　 ←上坂すみれ
.　〈::ﾐ/;;;iーﾞii====|:::::::.｀ Y￣￣￣,.シ'=llー一'";;;ド'
　　};;;};;;;;!￣ll￣￣|:::::::::.ヽ＼-‐'"´￣￣ll

　　　　　　　　　　oﾉ　oﾉ
　　　　　　　　　　|　　|　　三
　_,,..-―'"⌒"~⌒"~￣ﾞﾞ"'''ｮ　　ミ
ﾞ~,,,....-=-‐√"ﾞﾞＴ"~￣Y"ﾞ=ﾐ　　　　|`----|
Ｔ　　|　　 l,＿,,/＼　,,/l　　|
,.-r '"l＼,,j　　/　 |/　 L,,,/
,,/|,／＼,/　_,|＼_,i_,,,/ ／

**>>112** · 2018/08/12(日) 19:18:17.99

III. FPGAでのEDGE

IF
　　INSN キャッシュデータ
　　nK x 32 x 2 ポート
　　ブロック RAM

DC
　　デコーダー(S)

IS
　　インストラクションウィンドウ
　　　　INSN スケジューラ
　　　　32 ENTRIES

　　　　　　T1 T0 IID

　　　　デコードされた INSNS
　　　　32 x n LUT-RAM(S)

　　　　? オペラのバッファ　　オペランドバッファ
　　　　32 x 32 LUT-RAMS

**>>114** · 2018/08/12(日) 19:19:00.60

EX
　　EX パイプラインの REGS

　　EX
　　TS

　　OPS0
　　32x32

　　×

LS
　　ロード/ストア
　　キュー

　　データキャッシュデータ
　　nK x 32
　　ブロック RAM

　　LS PIPELINE REGS

　　×2

　　REGISTER FILE
　　32 x 32 LUT-RAM

? ry 2つのデコード、シングル発行の ry 。
図3： 2 デコード、シングルイシューのEDGEマイクロアーキテクチャ。