III. FPGAでのEDGE


IF
　　INSN キャッシュデータ
　　nK x 32 x 2 ポート
　　ブロック RAM

DC
　　デコーダー(S)

IS
　　インストラクションウィンドウ
　　　　INSN スケジューラ
　　　　32 ENTRIES

　　　　　　T1 T0 IID

　　　　デコードされた INSNS
　　　　32 x n LUT-RAM(S)

　　　　? オペラのバッファ　　オペランドバッファ
　　　　32 x 32 LUT-RAMS