【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #31
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>>858は「その前にあなたには聞きたいことがある」が見えないのかな? ルネサス終了スレに行っておいで。
>>860
それは話題としては妥当なんじゃないですかね。それをとっかかりにした人が問題なだけで。 GR-SAKURAはピンク詐欺師が絡んだセミナーでちょこちょこ配布したのがカウントされているだけ。
業界を石鹸するほどインパクトはなかった。いまはOさんが残っているだけ。
全員被害者。勝者ナシで終了。 ｵｵｵｵｫ……(ﾉﾟοﾟ)ﾉﾐ(ﾉ _ _)ﾉｺｹｯ!! >>870
それホント？ずいぶんと業績好調みたいだけど？
https://prtimes.jp/main/html/rd/p/000000067.000009705.html
2023年第2四半期の決算報告で開示されたとおり、インテルのPSG事業部門は前年比35%増となる収益成長率を報告し、3期連続の記録的な売上を達成しています。 AIやるとかいってなかったっけ？
てっきりCPUに入れてくるものかと…… いつもの組み込み系の切り離しかな？
HPC部門は残すのでは？ 海外の企業が企業デザインの観点で、事業の買収や切り離しをすることは
今期の決算の赤黒とは無関係。倒産寸前までできない日本とは違う。
日本は雇用規制があるから、事業の切り離し売却が簡単にできない。
年功序列賃金の水準が売却先の企業と合わなければ(たいてい合わない)
給与水準の調整に十年単位で苦労することになる。
ルネサスが企業買収しているのは、給与の調整が不要な海外企業ばかりだ。 intelさんは高く買って安く売るってのが多くてな…… 「マイコンにちょっと機能追加」みたいな用途だと旧Xilinxや旧Alteraは選択しにくくなった気がする。 >>878
Cyclone10LPで良くね？中身はCycloneIVらしいし >>877
アルテラ買収って聞いた時にそのうちこうなると思ってた
製造は残すってのはちょっと意外だが好きなのを自由に作るのが目的だったんだな FPGA部門は本体から切り離して子会社になるだけっぽいけど
株は過半数持ったままらしいから >>882
いやいや、合成してALTELがいいんじゃね？
一字変えるとActelになるけど🤣 DE0-CVっていつの間にか生産終了してたんだな。
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家族・友人に紹介したり、通常タスクをこなせば更にﾎﾟｲﾝﾄを追加でゲットできます 完全にエスパー話なんですけど、verilogの直接配線wireと疑似直接配線的なregで信号伝達に変化って出ます？
FPGAのmodelsimでのシミュレーションでテストベンチ下のメインモジュール下にモジュールAの1つ目のインスタンス、モジュールAの2つ目のインスタンスがある状態で、
メインモジュールに入力AがあってモジュールAに入力Bがあって、
テストベンチからメインモジュールのAを通ってモジュールA の1つ目のインスタンスの入力Bにそのままつなぐ(wire)場合と
モジュールA の2つ目のインスタンスの入力Bにreg宣言した信号経由でつなぐ(記述的にはalways@* tmpA<=A;だけど本質的にはwire信号みたいに分岐した信号に信号名付けただけのつもり)場合で
両者のモジュールAの出力が変わる(正確には1つ目のインスタンスの方は入力信号が0のままっぽい)だけど原因分かります？
因みにreg宣言信号経由の代入を(tmpAをwire宣言にして)assign tmpA=A;で行うと1つ目のインスタンスと同じ結果になりました。
ポート幅は1ビットで入力宣言している時点でwire宣言省略できますが、一応していて、上位ビットを落としているという話もないです。
ズバリregとwireで違うってのもわかるけど、上記の場合、ただつなげているだけって認識だから差異がるのがわからない。
そもそもなぜこんな話をしたかというと元々そのままつなぐ方法で正常にシミュレーション動いてて、モジュールAの後段の動作でミスがあったから直しているとモジュールA の動作がおかしくなっていて、
そのままつないだ信号が死んでるっぽいことが判明した。(モジュールAは後段の影響は受けない、モジュールA自体は触っていないがテストデータなどは触った)
最初はそのままつないで動いていた、入力信号を下位のモジュールにそのままつなげるなんて他の場所でも過去も含めてよくやっている、正直、そんなことある???って感じで腑に落ちなさ過ぎて
何かしょうもない理由な気がするのですが、検証ではズバリregとwireで動作が変わったという結果だけあるので…
他の場所でもよくやってるって言っているように普通に同じことやっても再現しない気がします。
あとmodelsimで両者のモジュールの入力を見ると同じ信号が入っている。(中身も追えばいいんだけど単純なロジックで同じモジュールをインスタンスしているので、検証時間の都合で見てない) FFじゃないのに<=は何となく気持ち悪い。
文法的にはOKかも知れんが。 >>888-889
申し訳ない。
接続イメージを文書で記述して、後出し情報って言われない為に確認できていること羅列し続けたら長い整理されていない文になった・・・
>>890
ズバリ記述(「assign tmpA=A;」「always@* tmpA<=A;」)していますけど、ラッチ要因ありますか？
前者はそもそもラッチ不可、後者もこのセンシティビティリストで条件分岐無しだとラッチは発生しないと思いますが。
>>887
レーシング・・・あまり詳しくないので調べてみます。ありがとうございます。
でもレーシングってシミュレーションで発生するんですかね。
>>0892
wireをalways文で記述していることではなく、ノンブロッキングで記述していることでしょうか？
まあブロッキングとノンブロッキングを使い分けるほどのことをしないので、always文は基本ノンブロッキングで記述してしまっていますね…。
ザックリというと
・上位モジュールから下位モジュールに信号パスするのにwireではダメだった、reg(実質wire)だといけた。
・そうかregじゃないとダメなのか!!!<=そんな訳ない(主観)
でどうしても納得いかないが、単純な構造過ぎて自分自身では何も思い当たらない(気になるところは前回の文で検証してしまった)ので、
「それ勘違いしてるよ」みたいな話を聞ければと思った次第で。
シミュレーションはあくまでシミュレーションだけど、modelsimで同一モジュール２つインスタンスして入出力ポートの波形出力して入力は同じなのに出力に差異がでるっていうのは・・・自分レベルでは意味分からん・・・
modelsimの不具合かとも思ったけど、流石にそれならネットに情報上がってるだろうし
微妙な例えなのですが「コード修正したのに動作が変わらないんです」とか言ってる人がいて、よくそく見てみると「編集しているコードと実行させているコード、別ファイルだよ」みたいなアホ勘違いをしているのではないのかなっと。
流石にそれではないのですが、記法とか文法とかというよりバカバカしい勘違いをしているような気がするのですが、そこをこの情報からだけで指摘できる人がいればリアルエスパーですが 実機で「assign tmpA=A;」「always@* tmpA<=A;」の違いで動作が変わるのなら
該当部分のスケマかネットリスト比較してみな "assign tmpA = A;"
この文は通常、always ブロック以外で使用される代入文です。これは連続的な代入で、A の値が変更されるたびに、tmpA の値が即座にそれに合わせて更新されます。これは時間の概念に対して敏感ではなく、2つの信号の間に連続的な接続を作成するものです。
"always @ tmpA <= A;"*
この文は、always ブロック内の手続き的な代入の例です。@* の構文は、代入文の右辺のすべての変更に対して感度があることを示しています。<= 演算子はノンブロッキング代入を示し、代入は即座には実行されず、現在のタイムステップ（シミュレーションサイクル）の終わりに実行されるようにスケジュールされます。 伝説の商社マンに報告すると商社になんで質問しないんだと怒りだして質問して2週間解決しないと無能扱いはじめてパワハラがはじまる 上位モジュールでレジスタへのラッチがされていない
それぞれのモジュールでクロックが非同期になっている >>893
出力された波形が見た目同じに見えても同時刻に発生した信号の変化はどっちが先に変化したのかわからないからね～ >>898
前段でクロックに同期していない回路が形成されて現れただけだろうから、おくすり飲んで退職した方がいいよ。 おくすり飲ませて、無能でも自分らで仕事が出来るようなおくすりが出来るといいですね。 >>885
TikTokから見れば4000円は小銭か >>887
メインモジュール入力Aの変化タイミングがクロックのエッジタイミングと同じだと差が出るかもしれない。
下位モジュールの技術に依存するけど。 な、原因は非同期クロックの信号すっぽ抜けだっただろう？ 異なるクロックで動く回路ブロック間でのデータ受け渡しをソツなく設計できるようになれば初心者卒業 platform designerつかって回路作ろうとしてるんだがシミュレーションが動かん、、、 下の方まで見ずに書き込んだけど同じこと言ってて笑った GowinのTangPrimerってここでいいの？ FPGAの仕事をさせる奴らは、どうしてこうもサイコパスで嘘つきばかりなんだ？
変な性格してるんだから、金出せば何でもやってやるのに、無能だから金出せないでやんの この会社で頑張っていこうと転職して頑張ってきましたが、そこでの上司がサイコパス的。
上司が逮捕されたときに、1カ月ほど職場からいなくなって
そうしたら、余計な会議がないから仕事が進む進む
とらぶったら、FPGAの知識がない奴にレビューさせて無駄に心身疲労させて
目的期限に仕事あげたら、突然荷物整理して職場を出てけ
とやり
ワイは、このサイコパスを説得するのはムダなので言うとおりに従ったんだが
裏でワイの技術力が足りないと言ってて(証拠は無い)、まぁ直近1週間分の勤務中の全会話を録音してたから、会社的にはなんとかなったけど。
FPGAの仕事を探して転職活動しようとしたりいろいろしたけど無理そうだし。
在宅勤務で社内ニートになってうつ病発症して、日々しにたかった毎日からあけて
よく考えると、自分でFPGAできないで難しい事を要求してくる奴らは、人格形成がおかしいなと
(´Д｀)ﾊｧ… 残業代が一気に無くなって、収入=借金・家賃になり
心が回復する前に夜間日雇いで生計をたてていたけど
土日遊べない環境は病むね
どうしてこんな状況に陥ったのか、どうやったら這い上がれるのか自分でもわからんよ。 長年、派遣請負で望まぬ引越を多数続けて、それを転職で抜け出したにも関わらず、どうせ環境を変えてもムダだろうと思ってしまう、「学習性無力感」か
あと、おっさん化しすぎて、年収と嫁以前に日々の生活すら難しい現実に気づいた空しさか
https://ja.wikipedia.org/wiki/%E5%AD%A6%E7%BF%92%E6%80%A7%E7%84%A1%E5%8A%9B%E6%84%9F >>920
正解だ
FPGAを低賃金でやらせるサイコパスは、おかしい。自分でできんくせに FPGAを真面目にやって、どんなにすごい成果をあげようが、人生無駄にされるし。
転職歴とか年齢とか見るから、どんなに技術持っていても世の中渡り歩くのは運なんだなと。
頑張っても給与も地位もあがらないなら、がんばらない方がいいと学習はしたんだけれども、無力感でうつで動けずもう絶望感しかない。
サイコパスは抹殺して、いいFPGAの社会をつくりたいが、俺は無力だ お金に搾取されて、人生を搾取される社会は何とかしたいけれども、無力なのはわかってはいる。 手配師で技術がわからず荷物をまとめて出てけと言い出す奴が反省文で、「技術が無い」と書いていたのは、何を反省したんだやっぱり理解力が無いキチ○イじゃねえかと思ったけど。 >>930
そんなに「技術が無い」と言うなら、自分でやればええやんけ。おまえの方が「技術が無い」んやから、自分の自己愛性人格障害を相手に押しつけてそれにすら気づかず職場を追い出しするとかほんまもんのやべえ奴やで。 Agilexばっかりニュースレター送ってくるけどインテルはCycloneの様な小規模は売る気がないのか。 >>932
お薬飲んでも、FPGAがわかったふりをしている手配師は治らないよ 聞いた話だと今までのデバイスはほとんどTSMCで製造していて納期の融通がきかないんだと
だから融通がきく自社のインテルファブでAgilexを製造して供給能力をコントロールしたいらしいって代理店の人がいってたよ https://pc.watch.impress.co.jp/docs/column/tidbit/1549980.html
もっと言えば、Agilex自身もどこまでIntel Foundryを頼るか怪しいところで、かつてのMarvellに引き取られたXScale
製品のように、将来はTSMCを利用したAgilexに代替される可能性もある。 >>937
年収2000万円すら技術者に出せない手配師は底辺を彷徨うのは至極自然の理 Altera-Intel-
何になるんだろうね、今度は
Agilex3を楽しみにしているんだけど年内ま難しそう 【朗報】激安風俗で大当たり引いたwww
https://www.dmm.co.jp/dc/doujin/-/detail/=/cid=d_208769/
男なら一度は期待したことがある‘風俗で大当たり’
しかし現実は…
・加工バリバリの写真に騙され実物に会ったらガッカリ。
・いかにも「仕事」といった嬢の事務的なプレイに悲しくなる。
なんてよくある話。
もしタイプな、どちゃシコボディ嬢が来たら？
イチャラブセックスの果てに、ヒミツの関係に発展したら…？
【あらすじ】
会社が倒産し無職になった男、田島。
彼の楽しみは月イチの安居酒屋であった。
酔った勢いで激安デリヘルに予約するが、どうせモンスターみたいな嬢が来る、と後悔する。
しかし、玄関を開け立っていたのはまさかの爆乳長身美女、‘あかり’であった。
熱く燃えるようなセックスが始まる。
プレイ後、あかりの身の上話を聞いた田島は、とある相談をもちかける… xilinxのツールとkriaしか触ったことないけどCPU持ちのSoCFPGAでlinux動かしてヘテロジニシスに処理分担の開発がやりやすいツールってどのベンダーの何がおすすめなんでしょうか‥‥ Linux ちゃうけど、Zynq と Xilinx SDK で特に問題無かった。
ソフト屋からしたら情報がえられれｂ >>950
途中で書き込んでもた。
ソフト屋からしたら情報が得られたら何でも一緒やし、Xilinx はまぁまぁな感じ。
Eclipse は好きちゃうけど、その辺は仕方ない。 いい加減vivadoとquartusはmacに対応すべき。 >>955
何で対応しないのか自分で考えた？
そういう所だぞ。 HDLがかけないFPGA商売人の行く末を心から応援します レス数が950を超えています。1000を超えると書き込みができなくなります。
