>>530
Xilinxはフロアプランナーで右クリック固定 変更点部分のみ変更があった気がするもう10年前の記憶だけど

VHDLとかverilog変更しているんだよね？
変更したら論理合成結果変わるよね？

論理合成結果変わっているのに配置配線固定するとかいったいツール側でどうやって実装したらいいん？