【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #26

[0243 774ワット発電中さん 2018/11/27(火) 05:52:10.61 ID:ggfZX3G+]

>>240
クロックそのものの配線遅延が大きくなり、
結果的に最大動作周波数Fmaxが落ちる
要はトラブルの元
FPGAだと専用回路がつくれないのでPLLとか別モジュール。

ASICだとロジックで組んでそこだけレイアウトギッチギチとかPLLとか
↑
は妄想で書いてます