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【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #25
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0157774ワット発電中さん
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2018/05/21(月) 09:32:32.17ID:+YPLsCwK
ユニークで個性的な確実稼げるガイダンス
暇な人は見てみるといいかもしれません
グーグルで検索するといいかも『ネットで稼ぐ方法　モニアレフヌノ』

J79T9
0158774ワット発電中さん
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2018/05/29(火) 07:37:00.46ID:tRqwgkjz
>>128
某大手のM電機は派遣を三百万円で調達する
価値を分かってない営業は安値で提供する
0160774ワット発電中さん
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2018/05/31(木) 01:42:36.90ID:PO8e30Qu
>>159
そうなってくれたらいいし、そうなるべきだと思う
デリヘルのドライバー募集だって、日給1万5千円とかってあるよ
え？そんなの絶対ブラックだって？
じゃ電気・電子の派遣はブラックじゃないのかよｗ
0161774ワット発電中さん
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2018/05/31(木) 11:13:01.86ID:edoCKsdn
派遣もピンキリだからな
手が足りなくて頼んだ時に来た奴は
符号拡張も知らないやつで参った
0162774ワット発電中さん
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2018/05/31(木) 12:49:31.19ID:mcN7Ukk/
今回の派遣法改正案で
同一労働同一法準拠のため
派遣先と派遣元に、正社員との処遇の差の説明義務()が出来るよｗ
0164774ワット発電中さん
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2018/05/31(木) 13:01:39.13ID:edoCKsdn
>>163
結局切って自分でやったはw
派遣なんてお茶くみ位にしか使えんと知った
0166774ワット発電中さん
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2018/05/31(木) 14:01:23.26ID:mcN7Ukk/
なんという会社名なのか教えて欲しいな、派遣先として真っ先に行かないから
0167774ワット発電中さん
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2018/05/31(木) 14:05:39.15ID:edoCKsdn
試しに使って見てくれでお試しだったんだよ
で、駄目だから切ったそれだけの事
0169774ワット発電中さん
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2018/05/31(木) 14:12:20.66ID:tTIv90of
いいな、お茶汲み。
入れてもらうのもいいし、自分で入れるのもいい。
ティーセット揃えて、ケーキ買いにも行くよ！
0170774ワット発電中さん
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2018/05/31(木) 14:28:57.60ID:7vVsFAbf
御茶菓子はルタオのチーズケーキにオレンジペコでお願いします
0174774ワット発電中さん
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2018/06/01(金) 00:39:51.09ID:v40cTul9
もう十年ほど前の話になりますが、
dwm2007/7付録基板に書き込めなくて七転八倒したんですが
最近確認しなおしたら単にconfig romのハンダ不良でした・・・
0183774ワット発電中さん
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2018/06/01(金) 14:08:00.36ID:oQyw+ele
売れそう
0184774ワット発電中さん
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2018/06/04(月) 00:52:58.35ID:sg3wPyx+
Cyclone V Starter Kit を所有しているのですが、
CLk 50MHzからPLLで4逓倍して200MHzを作りたいのですが、
ロジックアナライザーで確認したところ150MHzまでしか動きません
PLLで出せる周波数の限界なのでしょうか？
0185774ワット発電中さん
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2018/06/04(月) 01:11:20.00ID:Uo9QV21D
「ロジックアナライザーで確認」というのは、ピンに出力して確認した、
ということでしょうか？
帯域の十分あるオシロで見て見たらどうですか？
0186774ワット発電中さん
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2018/06/04(月) 01:16:11.12ID:sg3wPyx+
>>185
50MHz　-> 3逓倍した150MHzのCLKをモニター用として
2000分の一に分周した端子をロジアナで観測してます。
150MHz以下であれば出力されているのですが
ATLPLLを200MHzとかにすると、出力されなくなります。
0187774ワット発電中さん
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2018/06/04(月) 01:17:37.52ID:sg3wPyx+
因みにロジアナの帯域は100MHzなので、
十分だとおもいます。
0188774ワット発電中さん
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2018/06/04(月) 01:31:27.52ID:Uo9QV21D
altera 使いじゃないんで、今すぐに試してみることできなので
エスパー回答ですが、「2000分の一に分周」するカウンターが
200MHzで動作できてないんじゃないかな？

クロック周波数 constraints はつけてます？
0189774ワット発電中さん
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2018/06/04(月) 07:29:35.90ID:meh1+dDG
とりあえず1/8ぐらいの分周で確認してみたら。
0190774ワット発電中さん
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2018/06/04(月) 08:05:44.00ID:sg3wPyx+
ブロック図です
https://i.imgur.com/ETblqjY.jpg

>「2000分の一に分周」するカウンターが
>200MHzで動作できてないんじゃないかな？
Cyclone GXのハード限界なのですかね？？？

>クロック周波数 constraints はつけてます？
つけておりません
0192774ワット発電中さん
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2018/06/04(月) 09:24:29.82ID:J8QRux8z
>>191

なんで、FPGA内部で

『分周』してモニター端子で

みてるのです
0193774ワット発電中さん
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2018/06/04(月) 11:13:25.25ID:ndqJbO1/
>>Cyclone GXのハード限界なのですかね？？？
データシートくらい読めよ
0194774ワット発電中さん
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2018/06/04(月) 11:19:56.46ID:J8QRux8z
とっくに読んだが資料には
700MHzまでと書いてある
でも出ないから困ってます
0197774ワット発電中さん
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2018/06/04(月) 12:07:52.82ID:z8W9ZNJ4
>>190
200MHz でクロック制約かけてから
とりあえずレイアウト後のタイミング見てみたら？

2000回に1パルスとかじゃないよね？
0198774ワット発電中さん
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2018/06/04(月) 17:08:07.98ID:Uo9QV21D
>>197
＞2000回に1パルス
100Mspsのロジアナで見てるということだからこの可能性ありそう
0199774ワット発電中さん
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2018/06/04(月) 17:55:16.41ID:sg3wPyx+
>100Msps
なんでここにこだわっているのか、わかりませんが。
モニター用に、分周した端子を観測してます
自分はアナログ回路設計専門ですが、VerilogやFPGAは初めてなもんで・・。

↓ 50MHz CLK をPLLで100MHz/150MHz/200MHz に逓倍し、
そのCLKを分周した時の波形です。

100MHz/150MHz設定時とその波形
https://i.imgur.com/K2BEJu1.jpg
200MHz設定時とその波形 (波形がおかしい)
https://i.imgur.com/7HljhfI.jpg
0200774ワット発電中さん
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2018/06/04(月) 18:30:15.23ID:meh1+dDG
>>199
>なんでここにこだわっているのか、わかりませんが。
「分周」という言葉がデューティ50%を意味するわけでもなく、
2000回に1回のパルスであることも考えられるからです。

それにしても奇妙な波形ですね。

分周はどんなしくみで作られました？

Cyclone GX は使ったことがないのですが。
0201774ワット発電中さん
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2018/06/04(月) 18:47:28.71ID:sg3wPyx+
>>200
>分周はどんなしくみで作られました？

ただのカウンターをVerilogでつくりました。
100MHz/150MHzの分周はうまくいっているので、問題ないかと

因みに、>>199の波形は、ATL-PLLで100MHz/150MHz/200MHz
に設定をただただ変えて、ロジアナで観測しただけの比較であり
Verilogソースの方は全く触っておりません。

あと、なぜかわかりませんが最新のQuatus Prime v18.0だと
PLLが100MHzでもまったく動きません。
v17.1で検証しております。
MegaWizard のバグでしょうか
0202774ワット発電中さん
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2018/06/04(月) 18:48:58.84ID:sg3wPyx+
>それにしても奇妙な波形ですね。

PLLが暴走しているように見えました。
0203774ワット発電中さん
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2018/06/04(月) 18:49:01.28ID:z8W9ZNJ4
位相ずれでうなってるようにも見えるけど。
で、何でタイミング制約かけないの？
0204774ワット発電中さん
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2018/06/04(月) 18:53:42.51ID:bnhAY9W2
>>199
周波数自体を遅くして観測するならdutyは50%がいいと思う。（Hi期間とLo期間の幅が同じ。）

具体的には２分周回路を複数段重ねてもいいと思う。
（クロックが複数になるのが嫌ならカウンタでかぞえてもいいけど）
0205774ワット発電中さん
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2018/06/04(月) 18:54:15.16ID:Uo9QV21D
クロック周波数上げたら正常に動作しなくなる、ということだから
やっぱり「分周回路が200MHzで動作できてない」だけかな
>>194で「700MHzまでと書いてある」と言ってるけど、これ
Logic CellのFFの最大動作周波数ですよね？
11bitのカウンタとかだと記述次第かつ何もしないと200MHzまで届かないことはあるかも

クロック周波数 constraints は簡単に付けられるというか、もしかしたら
PLL設定したら(50MHzを設定すると思うので）自動的についてるかも。
ついてなくても、配置配線後のレポートには何か動作周波数についての
情報がのってるはずですが見てみました？
0206774ワット発電中さん
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2018/06/04(月) 18:59:57.55ID:Uo9QV21D
あと
PLLの動作を確認するとしたら、８分周程度の簡単な回路にして
やって見たらどうですか？
0207774ワット発電中さん
垢版 |
2018/06/04(月) 19:08:26.13ID:sg3wPyx+
皆様、いろいろアドバイス・ご指摘有難うございます。
修正してみます。
0209774ワット発電中さん
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2018/06/04(月) 19:39:56.12ID:ndqJbO1/
timingレポートの要所位貼ればいいのに
皆目見当つかないんだろうな
0210774ワット発電中さん
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2018/06/04(月) 19:53:16.95ID:z8W9ZNJ4
2048分周なら簡単だったのに。
2000分周だと、1000回1回トグルだよね。
0211774ワット発電中さん
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2018/06/04(月) 19:54:15.90ID:z8W9ZNJ4
まあ、メーカーに問い合わせるらしいから
何か分かったら書き込んでくれ。
0213774ワット発電中さん
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2018/06/04(月) 20:04:20.43ID:iGv0in5r
間に合ってないんでしょ
1/2000とか半端な数の分周してるから、1/2^n に比べて余分な回路(比較器 & セレクタ)が入る
当然その分だけ動作上限周波数は下がる

モニタが目的なら、1/2^n　でも十分なハズだよな
0216774ワット発電中さん
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2018/06/04(月) 20:24:41.85ID:sg3wPyx+
>>205
>>206
有難うございます。
分周を1/256にしました

>11bitのカウンタとかだと記述次第かつ何もしないと200MHzまで届かないことはあるかも

↓ おっしゃる通りでした。 FFが間に合ってませんでした
https://i.imgur.com/PRB1NHM.jpg
0218774ワット発電中さん
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2018/06/05(火) 09:05:30.48ID:FUihwpqQ
ピンクについての質問ってここでいいのかな。
（BNNをコンパイルからしたいのだけど上手く行かない。上手くいっている人環境教えて。）
0221774ワット発電中さん
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2018/06/05(火) 18:22:07.47ID:Hs4G6qh6
根本的な解決ではないですが、pynq（ピンク）のBNNのコンパイル（合成）の件、実行するPCを変えたら上手く行きました。
一発でタイミングもメットしました。
お騒がせしました。
0229774ワット発電中さん
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2018/06/14(木) 15:06:41.25ID:ai/NECuP
右も左もわからん初心者やが、VHDLとverilogって結局どっちの方がお得ですかね
0230774ワット発電中さん
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2018/06/14(木) 15:17:30.44ID:KJoqWo4v
だんだんOpenCoresの魔改造を生業となり、
VHDLとverilogが混在したﾌﾗﾝｹﾝがでける
0231774ワット発電中さん
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2018/06/14(木) 17:15:37.96ID:KbYletTy
VerilogHDLの勉強のためにちょっとしたFPGAボードを買いたいのですが、安価で初心者向けのおすすめを教えてください
できるなら開発環境もフリーでいけるものがいいです
完全に初心者質問ですみません
0234774ワット発電中さん
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2018/06/14(木) 20:21:54.33ID:g8zda/WV
>>231
icarus verilog　でシミュレーション。なにか作れるような気になってから開発ボード

Lattice のボードは安いし、論理合成ツールのサイズが小さめ。
　- LCMXO3L-6900C-S-EVN 3242円＠マルツ (Digikey 取り寄せ)

最初は、これで十分だと思う。
0236774ワット発電中さん
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2018/06/15(金) 00:02:09.65ID:AuslBokk
>>235
どっちも慣れちゃえばって感じなんだろうけど、取り敢えず滑り出しが良さそうなverilogからやってみることにします
0237774ワット発電中さん
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2018/06/15(金) 00:53:08.95ID:TQN6q1aJ
>>232
>>233
ありがとうございます．
見てみたらスイッチや7セグ，IOピンが多くついていてなかなかお得感があっていい感じでした．検討してみます．
>>234
シミュレーションがコンピュータでできるのは初耳でした！早速入れてみました
ボードもかなり安くて手が出しやすそうです，ありがとうございます
0238774ワット発電中さん
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2018/06/15(金) 07:52:23.51ID:ElaqikfY
何で、リクナビで「QuEST Global Services Pte. Ltd.」という派遣会社を通じて、ソニー半導体で働く人を募集しているの？
0239774ワット発電中さん
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2018/06/15(金) 08:00:33.49ID:ElaqikfY
>>238
著しい中小企業レベルの待遇で、最高収益を上げたソニー半導体企業で奴隷のように働かせる差別的待遇を、同一労働同一賃金の観点から説明をソニー社員の方から文書で頂かないと働きません。他をあたってください
0240774ワット発電中さん
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2018/06/15(金) 08:12:08.57ID:ElaqikfY
>>239
朝から5ｃｈで、オレ様を正社員で採用せず、派遣で格安の給与で採用しようとするソニーという企業に一人労働闘争を5ｃｈでするだけの簡単なお仕事。
0241774ワット発電中さん
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2018/06/15(金) 13:40:43.45ID:mBrSPLD9
VHDLは厳密、とか言うがウソ臭い
signal が推論で　reg　になったり　wire なったり、これのどこが厳密だよって感じ
そのくせ、コード記述に助長が多くて、同じ機能をコーディングすると Verilog の2倍くらいに増える

仕事で言語を指定されるような場合ならやむを得ないが
それ以外なら、敢えて VHDLを選ぶ理由は無いね
0244774ワット発電中さん
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2018/06/15(金) 20:08:53.64ID:VqevouD3
VHDLはAdaの目指した崇高な高みの
ロマンの片鱗を感じられることに意義がある言語だと思うの
0245774ワット発電中さん
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2018/06/15(金) 23:30:42.30ID:APymgLZH
会社「大規模プロジェクトでVerilogなんてあり得ない！！」

Sun「Verilogで64bit SPARC作った」
0246774ワット発電中さん
垢版 |
2018/06/16(土) 20:56:23.08ID:qds5ihYa
>>241
Verilog も reg が wire になったりするよ。
always の中には reg しか書けないからしょうがないんだけど、
そもそも always の中に wire を書いちゃいけない意味がわからない。
0247774ワット発電中さん
垢版 |
2018/06/16(土) 21:00:57.95ID:PmL2C8sZ
>>246
VHDLは(Verilogより)厳密というのはおかしいという話をしてるんだから
Verilogもそこは一緒ってのは意味が分からんぞ
0252774ワット発電中さん
垢版 |
2018/06/17(日) 10:42:26.14ID:0MoQinLb
>>251
いや、コンピュータの基本的なフィリップフロップすら理解できず。コンピュータ言語のような感覚で記述すればいいと思っている輩はごまんといるので、バカにすることはアタマが悪いと思う
0253774ワット発電中さん
垢版 |
2018/06/17(日) 12:05:00.50ID:x2qHeZRI
個人的にはreg = FFの出力って
いうのがわかりやすいと思うけど
always文ではFFが生成されるされない
関係なくregなんだよね。
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