【Verilog】 記述言語で論理設計Project14 【VHDL】 [無断転載禁止]©2ch.net

[0943 774ワット発電中さん 2017/04/08(土) 11:49:02.82 ID:4B4Yv29r]

コンフィグ時間が問題になるときとか、リセット中のFPGAのピンの状態を確定させたいときかな。
その辺の問題がなければリセットピン無しにすればFPGAのピンを1本節約できるね。

ただそういう目的と記述中にリセット記述をしないこととは別問題だとは思うけど。