【Verilog】 記述言語で論理設計Project14 【VHDL】 [無断転載禁止]©2ch.net

[0066 774ワット発電中さん 2016/10/28(金) 08:22:07.95 ID:hTOCZhV6]

parameter val1 = 11
parameter val2 = val1/2
は
1011→ビットシフト→0101
で「5」
という切り捨ての認識で大丈夫ですか？