【Verilog】 記述言語で論理設計Project14 【VHDL】 [無断転載禁止]©2ch.net
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HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、 http://uni.2ch.net/test/read.cgi/denki/1351913871/ http://uni.2ch.net/test/read.cgi/denki/1323187568/ http://kamome.2ch.net/test/read.cgi/denki/1284652343/ http://rio2016.2ch.net/test/read.cgi/denki/1394091422/ >リレーでFF >>614 >617 >>615 リレーでも、NANDかNORができさえすればFFもできるでしょ >620 FPGAではいかにしてデバッグするかというのがとても大事だ。特にRTLレベルで完全に >なぜならVerilogは文法も稚拙だがコンパイラのできが非常に悪いので 教科書を見てて思うんだが、パルスで起動する場合にエッジを取るボケが多いな。 ＞少なくともVHDLのほうが厳密に書けるんだからさ。 最近嵌ったのは SVHDL ：Shit Very Hard Design Ludicrous ソフトは上から下まで凄いいろんな種類があるけど、ハード記述言語はあまり進歩がないねえ >>639 >>482 かな >>642 ＞厳密さと冗長さって全く違う概念 あとソフトの開発ツールが百花繚乱なのはやっぱりお手軽さが違うよね ＞それはそうと default_nettype も検討したら？ signal 宣言一つで reg or wire 双方への推論を許してる >>650 >>644 言うだろうと 思ってたよ GPUでさえ汎用言語ではダメで、CUDAとかOpenCLが必要なんだから >>657 最もGPUを酷使するアプリって何だよwww >>660 >>659 VHDLをやりもしないで、クソ扱いはｸｿﾜﾛﾀｼﾃﾛ。小一時間草でも植えておけ コード比較 Verilogの方が冗長なのは事実だけど、それだけでVHDLを 具体的なコードを明示した上で比較したヤツ 固定小数点演算のかけ算機を、verilogでつくれば、VHDLよりverilogがｸｿなのが理解できるだろ。草植えるのﾏﾀﾞｶﾖ 冗長というよりゴミだろ。VHDLとかほぼゴミで埋もれる。 c[16] = a[8] x b[8]; 掛け算ならfloatだろうが、intだろうがライブラリを使うだろ。 掛け算くらいツールが合成してくれるよ。 何コイツ無職？おまけにサイコパスっぽい。 >675 固定小数点って言葉自体がバカっぽいな。ただの桁合わせのことだろ。W 何コイツ無職？おまけにサイコパスっぽい。 画像処理とか実数演算を固定小数点で高速化して自慢したいんだろ。ｗ 何コイツ無職？おまけにサイコパスっぽい。 何コイツ無職？おまけにサイコパスっぽい。 VHDL推しは一定の理解はするが人格攻撃始めたら賛同者なくなるよ >>684 アリサはルネサスに派遣されて惨めな思いをしたんだろ >>666 >>689 その感覚は実は必要ないかもしれない rtl書いてる時間ってHDL書いてる時間ってこと？ なるほど >ハードを記述してるって感覚がないだけに見えるけど。 いいじゃん、非同期resetなんか使わないんだから。 >>696 なんか、ニッポンの半導体産業他の崩壊を今目のあたりにした希ガス always @(posedge clk) 同期リセット 非同期リセット ＞いいじゃん、非同期resetなんか使わないんだから。 -----verilog----- ★しかし”always @(posedge clk ) begin ”この記述は何も中身がない。なので削る。 >arisa君 ＞また、合成の話とごっちゃにしている。 >698 だからこの3行が意味するのは、単にリセットをdffのclrnに接続して 盛り上がってるとこすみません >>695 についてはいかがでしょうか？ ■ このスレッドは過去ログ倉庫に格納されています
