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たしかにVerilogなんて基礎はバカチョンで理解できるが、いざ作ろうとすると予想した時間の
100倍くらいかかるな。ｗ

先ず開発環境が糞で動かない。
Verilogが糞で、ちょっとモジュールの配置を変えようとか、構成を変えようとか
御触り程度のことでまる一日勾留されてしまう。腹立つーーーーー。