【Verilog】 記述言語で論理設計Project14 【VHDL】 [無断転載禁止]©2ch.net

[0523 774ワット発電中さん 2017/02/27(月) 11:39:18.58 ID:/f9oldZT]

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どんなメリットがある？　大したメリットがないように思うが、、
テストベンチではSystemVerilogはかなり改善されて強力になっているので
SystemVerilogをつかうのが当然だと思う。