0226774ワット発電中さん
2016/05/15(日) 10:33:40.52ID:M9K31Ar4PLD の設計自由度は、出力マクロセルからの入力段へのフィード・バックを活用するこ
とで拡大します。例えば digital phase detector:MC4044 みたいなものも PLD で簡単
に実装できます。でもPSoC の資料には、このフィードバックの仕方が書いてありませ
ん。単に汎用バスに接続されているだけです。
たぶん汎用バスから再度 PLD 入力に戻すことをするのでしょうが、ここらをどのように
するのか、verilog でどのように記述するのかについて教えてやってください。URL の
提示だけでも助かります。お願いします。