>>955

//テストベンチ
module counter_test;

reg clk;
wire out;

parameter STEP=100;

counter uut (
.clk(clk),
.out(out) );

initial begin
clk=0;
end

always@ #(STEP/2)
clk=~clk;

endmodule

こんな感じに出てしまうんですが何が悪いんでしょうか
http://i.imgur.com/nUnNtSQ.png