【Verilog】記述言語で論理設計Project13 【VHDL】

**774ワット発電中さん** · 2016/10/18(火) 11:13:25.29

module counter(clk,out)

input clk;
output out;

reg [3:0] out;

always@(posedge clk)begin

if(out==4'b1111)
out<=4'b0000;
else
out<=out+1;

end
endmodule

リセット入力無しの4進カウンタ作ろうと思って書いたんですが何度シミュやってもoutが不定出すんです
問題点あったら教えてもらいたいです

【Verilog】 記述言語で論理設計Project13 【VHDL】

【Verilog】記述言語で論理設計Project13 【VHDL】