【Verilog】 記述言語で論理設計Project13 【VHDL】

[0935 774ワット発電中さん 2016/10/15(土) 11:13:17.23 ID:T0D5lwKY]

>>932, 933
コンパイラで1か0に置き換えられているんじゃないの？もしくはORで合成されるとか。
本当にHi-Zにできたらタイミング解析が無駄に複雑になるだけでメリットないような気がする。