0001774ワット発電中さん2019/06/07(金) 13:44:53.63ID:T1fYoTZD
積和をマクロ化してforで並列化すりゃ記述自体は簡単にできるでしょ
fmaxがどれだけ取れるか別にして
行列演算に特化するなら（人工知能ではない）AIエンジンを積んだVersalを使うのが簡単な気がする
昔BGAのFPGAをひっくり返して手ハンダ実装やっている記事を見た記憶があるんだがググっても出てこねぇ
0957774ワット発電中さん2020/03/07(土) 11:19:53.60ID:o2Q2F4Up
>> ズラと呼んでいた。
今なら海外で基板作ってホットプレートかな
FPGAに限らず表面実装やBGAが増えて電子工作も冬の時代だな
実装費がもう少し下がって個人でも実装済み基板を発注するのが当たり前になれば再興するかも？
335 名前:名無しさん＠そうだ登録へいこう [sage] :2020/03/09(月) 05:21:17.47 ID:2c2fiQBT0
>>331
ルネサス二重派遣の 月単価75 時給1100円 見込み残魚53 日立JTE→シーデックス より好待遇やん ラズパイやなんとかジャムのおかげで、高専レベルの教育では電子工作やりやすいです
ラズパイ・ジャムのおかげで、FPGAを使った電子工作をする学生さんは皆無になりつつあります…
ラズパイ等で電子工作の人口は増えたけど電子工作が目的化している人も増えた感がある
技術は道具なんだから不満を解決し便利にするのが本来の使い方のはず
汎用CPUでできるならそのほうがいいってバッチャがいってた
>>964
むしろ最近のアート系の人たちのほうが手段として使ってるだろ。
我々は工作が目的化している。 RasPiもArduinoも教育用だし関連するエンジニアの育成および産業の振興が最終目的では
使うまでだと片手落ちじゃね
罪から一律15%値上げ通知
もう、使うのに音を上げた。
じゃXCVU47P-3FSVH2892Eは1350万円から1550万円になるのか
そういや数ヶ月前にインテルも古めの
デバイスは値上げするって代理店から聞いたな
>>969
今のうちに買っておいて、後で少し安く売れば、ちょっと利益出るかも？ >>974
このFPGAを買う層は、そんな怪しい所からは調達しないだろ >>975
使う奴は商社から調達するだろうけど、商社は品物が確保できないと他の商社から仕入れて、そこが変なところから仕入れることがあるよ 0978774ワット発電中さん2020/03/13(金) 12:27:18.27ID:k4AKE3B6
デマだな。
本当は25%うぷなのよ
タヒってくる (ﾉω・､) ｳｩ・・
0980774ワット発電中さん2020/03/25(水) 16:41:49.08ID:52nLxy0v
FPGAが流行らないのはツールが難しすぎるからじゃない？
設計するまではもちろん楽しい。
HDLはかなりめんどくさいがそれでも何とか慣れればまあそこそこ楽しい。
ところがデバッグになるととっても難しい。なんで真っ赤になるの？
絶対に動く回路がなんで信号がでてこないの？
modelsimの使い方を理解するのに、いったいどれだけ時間をつかったか？
それでも毎回わすれて一から勉強しなおしだ。modelsimをみるだけで気分が沈む。
0981774ワット発電中さん2020/03/25(水) 16:44:29.84ID:fNWaU+QT
ASICじゃないんだから失敗してもええんやで
0983774ワット発電中さん2020/03/25(水) 18:31:56.44ID:52nLxy0v
>それは FPGA 以前の問題だろ。
いやいやFPGAが以前なんだろ。進みすぎてるから困る。ｗ
>>980
Modelsimで真っ赤って意図せずX（不定）になってるってこと？ だとしたら回路が悪いんだろうな
単純なシミュレーションするだけなら面倒ではあるが難しくはないだろう
FPGAのソフトは難しいとは思わないが面倒くさいとは思う ウィルスの検査装置って、仕組み自体がわかりませんが
FPGA 使ってるんでしょうか？
どれだけ涙を流せば
紅に染まったこの俺を
せつなく時間を埋め尽くす
>>984
インストールで20GB以上もダウンロードするし、コンパイル等で1分かかるからな
一見さんは寄り付かない 0989774ワット発電中さん2020/03/26(木) 03:20:53.61ID:mAg2OVv/
>>984
毎日使ってる人はあまり気にならないと思うが、三年に年に一回くらいしか使わないレベルだと無茶苦茶難しいよ。
今回は三年後のデバッグのために、「モデルシム使い方完全説明」というのをまず書いた。ｗ
三日くらい使うとだんだん慣れてくるが、毎度最初は気が狂いそうだ。 0990774ワット発電中さん2020/03/26(木) 03:22:02.45ID:mAg2OVv/
なんかおかしいと思ってたら、テストベンチはシーケンシャルなのね。
verilogはコンカレントなので、そのつもりで立ち上がりエッジをつくってるのに
どうしてもエッジができないので悩んでた。ｗ
always @(posedge clk)
begin
dfre2[0] = !dfre2[0] & sigin;
dfre2[1] = dfre2[0];
dfre2[2] = dfre2[1];
pls = dfre2[2];
end
周期信号の立ち上がりエッジで1クロック幅のパルスを作りたいのだが、どうしたらいいんだ？
これでいいんか？ これに気が付くのに半日かかった。ｗ
always @(posedge sigin)
begin
#DELAY;//3n delay?
pls = 1;
#CYC;
pls = 0;
end
>>988
VisualStudio のことかな？ >>991
バカ言えｗ
初心者が最初に試す「hello world」を一瞬でコンパイルして実行できるだろ >>990
always @(posedge clk)
begin
dfre2[3:0] <= {dfre2[2:0],(!dfre2[0] & sigin)};
end
assign pls = dfre2[3]; >>990
reg sigin_d1;
wire risingedge_sigin;
always @(posedge clk) begin
sigin_d1 <= sigin:
end
assign risingedge_sigin = ( (sigin_d1==1'b0) & (sigin==1'b1) ) ? 1'b1 :1'b0; 0995774ワット発電中さん2020/03/28(土) 07:25:28.65ID:Kcm9nAFZ
assign risingedge_sigin = ( (sigin_d1==1'b0) & (sigin==1'b1) );
これじゃまずいのか？
普通に↓だろ
assign risingedge_sigin = sigin & ~sigin_d1;
バカ比べ でもやってんのか？
0998774ワット発電中さん2020/03/28(土) 07:51:11.52ID:Kcm9nAFZ
>>996
そやな。ｗ お前が正しい。
くそっ、釣りにひっかったか？
>>997
そのコンパイラの最適化が信頼できないから、いろいろ書き方を考えてしまう。
まえはワーニングでても全部インテジャでかいてたがモデルシムだと絶対に誤動作するからな。 >>998
それはモデルシムの問題なのか、合成ツールなのか？ 信頼できないのは、アンタの記述の方
同一人物かは解かりかねるが、
"コンカレント"の記述を間違えてるのは自分の方なのに、
ツールに対して的外れな文句を言ってる。
そんなヤツが、少し上の方に居るよ
10011001Over 1000Thread
このスレッドは１０００を超えました。
新しいスレッドを立ててください。
life time: 294日 19時間 30分 58秒
10021002Over 1000Thread
5ちゃんねるの運営はプレミアム会員の皆さまに支えられています。
運営にご協力お願いいたします。
───────────────────
《プレミアム会員の主な特典》
★ 5ちゃんねる専用ブラウザからの広告除去
★ 5ちゃんねるの過去ログを取得
★ 書き込み規制の緩和
───────────────────
会員登録には個人情報は一切必要ありません。
月300円から匿名でご購入いただけます。
▼ プレミアム会員登録はこちら ▼
https://premium.5ch.net/
▼ 浪人ログインはこちら ▼
https://login.5ch.net/login.php