>>533
例えなので正確ではないのだけど
HDLの記述を回路図にするのが論理合成
回路図からFPGAに回路を実装するのが配置配線

HDLの記述を変えたら、デフォルトではツールは全部論理合成し直す（回路図を作り直す）
すると微妙に回路の要素が変わるので、配置配線も最初からになる

ツールに「前の記述から変わったとこだけ作り直して！」って指示してあげれば良いんじゃないかな
やり方は知らんけど