【Verilog】 記述言語で論理設計Project13 【VHDL】

[0001 774ワット発電中さん 2014/03/06(木) 16:37:02.77 ID:sOpHVFq3]

HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、
安価で入手できるようになってきました。

このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。
日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。
関連情報は >2-10 あたり。

入れ食いキーワード
・Nios、MicroBraze
・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000

前スレ (直近スレのみ)
2012/11/03〜 【Verilog】 記述言語で論理設計Project12 【VHDL】
http://uni.2ch.net/test/read.cgi/denki/1351913871/
2011/12/07〜 Project11
http://uni.2ch.net/test/read.cgi/denki/1323187568/
2010/09/17〜 Project10
http://kamome.2ch.net/test/read.cgi/denki/1284652343/

[0976 774ワット発電中さん 2016/10/19(水) 19:02:47.95 ID:f7iyAddM]

PLLは発信機だから、安定するまでに時間がかかる。1msecくらいかな？
安定すると「安定いたしました。クロックを使ってもいいです」って
知らせる信号がHになる。これをPLLロック信号という。PLLが安定したら
回路を動かしてもいいので、このロック信号をリセット解除にするという
のがPLLのロック信号をリセットに使うということですｙ。

[0977 774ワット発電中さん 2016/10/19(水) 19:07:45.88 ID:7FziahEk]

input clk, locked;
output reset ;//1-active

reg [1:0] locked_d;

always@(posedge clk or negedge locked) begin
　if(locked == 1'b0)
　　locked_d <= 2'b00;
　else
　　locked_d <= {locked_d[0], locked};
end

assign reset = ~locked_d[1];