【Verilog】記述言語で論理設計Project13 【VHDL】

**774ワット発電中さん** · 2014/03/06(木) 16:37:02.77

HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、
安価で入手できるようになってきました。

このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。
日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。
関連情報は >2-10 あたり。

入れ食いキーワード
・Nios、MicroBraze
・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000

前スレ (直近スレのみ)
2012/11/03～【Verilog】記述言語で論理設計Project12 【VHDL】
http://uni.2ch.net/test/read.cgi/denki/1351913871/
2011/12/07～ Project11
http://uni.2ch.net/test/read.cgi/denki/1323187568/
2010/09/17～ Project10
http://kamome.2ch.net/test/read.cgi/denki/1284652343/

**774ワット発電中さん** · 2016/10/10(月) 10:51:47.37

>>833
なるほどなるほど
ありがとう
モジュールのほうは共有して認識あるライブラリを使う場合は順番のほうでもありかな？

**774ワット発電中さん** · 2016/10/10(月) 11:22:58.52

>>826
いい加減なこと書くのは良くないよ。

**774ワット発電中さん** · 2016/10/10(月) 11:44:56.86

古いDesign Compiler の制約を引きずった書き方してきたので
最近の記述方法が知りたいなあ。

論理合成のために、こんな記述してた。
count = count - 1'b1;
A = A + B + 1'b1;

**774ワット発電中さん** · 2016/10/10(月) 12:41:26.14

>>833
ISEはそうなの？　Primeしか知らない。Primeは問題なし。

**774ワット発電中さん** · 2016/10/10(月) 12:42:02.60

Verilogのテクとして
ifロジック記述ではbegin　endは使わない。
どうしても必要な大きなロジックの場合はfunctionにする。
したがって大きな組み合わせ回路はすべてfunctionで書く。
★alwaysを使った組み合わせ回路は書かない。
このようにするとregとwireが意味的に混在することがない。
これはverilog文法の混乱している箇所だから、禁則にする。

<=はレジスタライト専用
=はアサイン、組み合わせ回路専用

最近verilogを始めたばかりだが、驚くほど間違った通説があるようだ。
言語もひどいが教科書が酷い。間違いが多い。
alwaysで組み合わせを書くときにはregで定義するとか、何を考えて
コンパイラを作ったのか理解に苦しむ。

**774ワット発電中さん** · 2016/10/10(月) 12:48:20.08

言語仕様で出来上がりが確定しちゃうより
中の人に自由に頑張って貰って、よりラッチやら何やら減らして貰った方が良いじゃん

**774ワット発電中さん** · 2016/10/10(月) 13:15:46.21

>>838
言語がひどいとならVHDLを使った方が良いと思うよ。

**774ワット発電中さん** · 2016/10/10(月) 14:18:00.41

>>838
例えば>>798 のソースを例にとると、
どんなコメントがありますか?　もしかしてボロクソに言っちゃいますか?
僕は見やすいと思うんですけど。

**774ワット発電中さん** · 2016/10/10(月) 14:24:04.65

>>838
ある条件でデータをロードしつつイネーブルを立てるなんて時はどうするの？
2つのif文に分けるの？

if(x==A) begin
data<= hoge;
enable<= 1;
end

**774ワット発電中さん** · 2016/10/10(月) 14:56:07.73

>>838
System Verilogを使うといいぞ。

**774ワット発電中さん** · 2016/10/10(月) 18:36:10.58

838は自分ルールとしては概ね合理性あるように思うけど
if文でbegin～end使うなっていうのはちょっと無理があるような

**774ワット発電中さん** · 2016/10/10(月) 19:08:22.79

if文でbegin～end使うなっていうのは、マイコンのアセンブラみたい。
次の行を実効するか、1つ飛ばした行を実効するか、みたいな。

実効 → 実行のまちがいです。

**774ワット発電中さん** · 2016/10/10(月) 19:19:45.06

>>844
>if文でbegin～end使うな
の意味がわからないよな

if(hoge) {
hoge;
}

でいう{ }を使うなって言ってるようなもんだろ

**774ワット発電中さん** · 2016/10/10(月) 19:44:06.11

>>842
これだと
assign 三項演算子で済んでしまわない？
論理合成が違うんだっけ？

**774ワット発電中さん** · 2016/10/11(火) 04:42:00.08

＞begin　endは使わない
わいは逆やな。if分岐では必ずbegin endで括る。
case文では可読性重視で削ってるけど。

**774ワット発電中さん** · 2016/10/11(火) 11:50:45.12

>>842
　まあ例外もあるからどうしてもってときは許可する。
しかしこれのほうがいい。4行が2行だし、紙が節約できる。

　　enable　<=　(x　==　a);
　　data　　　<=　(x　==　a)　?　hoge　:　data;

always　もbeginendはなるべく入れない。
モジュールのinput,outputは2度書きしない。

module　oneshot(input　clk,　reset,　pls,　output　pr_q);

　　　reg　srff;　wire　cy;　reg　[3:0]　count_q;

　　　assign　pr_q　=　srff;
　　　assign　cy　=　(count_q　==　4'd10);
　　
　　　always　@(posedge　clk　or　posedge　reset)　
　　　　　　if　(reset)
　　　　　　　　　srff　<=　0;
　　　　　　else　if　(pls　|　cy)
　　　　　　　　　srff　<=　pls　&　(!cy);
　　　　　　　　　
　　　always　@(posedge　clk　or　posedge　reset)　
　　　　　　if　(reset)
　　　　　　　　　count_q　<=　0;
　　　　　　else　if　(srff)
　　　　　　　　　count_q　<=　cy　?　0　:　count_q　+　1;
　　　　　　　　　
endmodule

**774ワット発電中さん** · 2016/10/11(火) 12:06:37.08

>>841
　798はちょっと意味わからんのだけど、ワンショット回路なら↑ね。

**774ワット発電中さん** · 2016/10/11(火) 12:11:14.96

なんで非同期リセットをいれるかというとRTLがきれいになる。非同期リセットを
入れないと、プリミティブのクロックイネーブルを使わない回路になりやすい。
ある寺の場合だけど。
しかたないので非同期リセットを入れてる。W

**774ワット発電中さん** · 2016/10/11(火) 12:33:52.34

>わいは逆やな。if分岐では必ずbegin endで括る。

いろいろ試してみたがbegin　endは煮ても焼いても食えない。
悪いことはいわん、とにかく削除すべし。

**774ワット発電中さん** · 2016/10/11(火) 12:40:29.15

>>849
>　　if(reset)
>　　　　srff<=0;

もう1行増えたらどうするの?　begin end 使うのですよね?

　　if(reset)
　　　　srff<=0;
　　　　dff<=1;

**774ワット発電中さん** · 2016/10/11(火) 14:05:11.72

　　if(reset)
　　　　{srff,dff}<=　｛0,1};

上の奴もこういう書き方が望ましい。
　if(x==A)
　　　{enable, data}　<= {1, hoge};

**774ワット発電中さん** · 2016/10/11(火) 14:13:45.21

＞もう1行増えたらどうするの?　begin end 使うのですよね?

３００ページある教科書をみたが、一か所も必要ないな。

それから
独自cpu開発って本４００ページあるのをみたがパイプライン処理のところ
１箇所くらいやな。
あとはbegin end 削ったらずいぶん簡単なソースコードになる。
コードが激減する。

**774ワット発電中さん** · 2016/10/11(火) 14:45:05.76

だから複雑な組み合わせが発生する可能性はもちろんある。その場合はfunction
で書く。
しかし普通の制御はbegin　endなんて必要ない。必要な時は下手な回路やと考えて
間違いない。

教科書に一か所もないというのは嘘で、必要なところは一か所もないということ。
例えばシリパラ変換
reg [7:0] ps;
begin
ps <= ps <<1;
ps[0] <= si;
end
こんな風に教科書にはかいてあるが,こんな書き方はまずい。

正しくは
ps <= {ps[6:0] << 1, si};

こうすると意味がはっきりする。

**774ワット発電中さん** · 2016/10/11(火) 14:47:35.71

もっと分かり易くかくとすると
{ps[7:1],ps[0]} <= {ps[6:0] << 1, si};

**774ワット発電中さん** · 2016/10/11(火) 14:55:13.78

＞　　　　{srff,dff}<=　｛0,1};
こういうの見ただけで儂の頭がバグりそうになる。

**774ワット発電中さん** · 2016/10/11(火) 15:18:54.51

>858
慣れよ。
ただし、その場合にはbit幅を指定しないとエラーになる。
正しくは

{srff,　dff}　<=　{1'd0,　1'd1}；

ちょっと見づらいな。

{srff,　dff}　<=　{low, high}；

これなら見やすいが,,,,

**774ワット発電中さん** · 2016/10/11(火) 15:24:17.83

慣れでエラー仕込むなよｗ

**774ワット発電中さん** · 2016/10/11(火) 15:37:36.54

俺もまだ慣れてないからな。W

**774ワット発電中さん** · 2016/10/11(火) 15:39:30.59

＞ps <= {ps[6:0] << 1, si};
これも慣れ？

**774ワット発電中さん** · 2016/10/11(火) 15:45:00.29

>>849
1990年代の懐かしい書き方ですね。
自分には無理。

**774ワット発電中さん** · 2016/10/11(火) 16:10:19.48

pythonぽいという意味では今風。
そういう書き方にカブレて言語批判を繰り広げるも、
実力が伴わずバグを続出。

**774ワット発電中さん** · 2016/10/11(火) 17:35:01.45

>>856
教科書のは、合成できんやろ。

**774ワット発電中さん** · 2016/10/11(火) 18:01:09.86

カッコ内に○×をつけてください
(　) begin end を使わないほうが、コンパイル時間が速い
(　) begin end を使う　　ほうが、コンパイル時間が速い
(　) begin end を使っても使わなくても、コンパイル時間は変わらない

(　) begin end を使わないほうが、FFの使用量が少ない
(　) begin end を使う　　ほうが、FFの使用量が少ない
(　) begin end を使っても使わなくても、FFの使用量は変わらない

**774ワット発電中さん** · 2016/10/11(火) 18:29:13.69

あーいるいるPython風に書く人

**774ワット発電中さん** · 2016/10/11(火) 19:10:50.51

Python一目見たが好きになれないな。W
どこが似てるのかなーー?

begin　endは大きなゴミ。まずは大きなゴミは履いて捨てる。
ゴミの代わりに?とリストを積極的に使うだけだものな。

　assign　decode =　!ena　?　4'b0000　:
　　　　　　　sel　==　0　?　4'b0001　:
　　　　　　　sel　==　1　?　4'b0010　:
　　　　　　　sel　==　2　?　4'b0100　:
　　　　　　　sel　==　3　?　4'b1000　:
　　　　　　　　　　　　　　4'bxxxx　;
　?のこんな使い方はCライクだと思うが、、、どこがPython?
　
　　　　begin　
　　　　　　ps　<=　ps　<<1;　
　　　　　　ps[0]　<=　si;　
　　　　end　
こんなんより
　　　　ps　<=　{　ps[6:0]　<<　1,　si　};

このほうが昔も今もセンスは上だな

**774ワット発電中さん** · 2016/10/11(火) 20:35:41.71

× ps　<=　{　ps[6:0]　<<　1,　si　};
○ ps　<=　{　ps[6:0],　si　};

**774ワット発電中さん** · 2016/10/11(火) 22:16:06.01

・マイクロ波の危険性　法の外にいる御用学者達
https://www.youtube.com/watch?v=EJluXfJQCuk
・元MI5部員Dr. Barrie Trowerの語る電磁波兵器①
https://www.youtube.com/watch?v=NRoN2Fsci3o
・ﾆｯｸ･ﾍﾞｸﾞｼﾞｪｯﾁ博士 HAARP 機密科学ﾊｲﾃｸ洗脳①
https://www.youtube.com/watch?v=Kpf2iKOtSfg

動画「陰謀論　脳侵略者」
https://vimeo.com/119665215
https://vimeo.com/118485020
https://vimeo.com/119029616

それぞれの動画の加害装置の電磁波の出力が「小さい」と言っている理由について
レーザーに例えると、60Wでプラズマ核融合炉のプラズマを発生させるためにつかっているのに対して、家庭では電球が60W
このギャップに気付かなければならない
誘導放出され、増幅されたマイクロ波を計測するのではなく、メーザーの出力の表示の数字が強さの目安
だから、動画のインタビューに出てくる人達は、「弱い」とか「小さい」という単語を使っていると思われ

**774ワット発電中さん** · 2016/10/11(火) 23:12:53.94

　assign　decode =　!ena　?　4'b0000　:
　　　　　　　sel　==　0　?　4'b0001　:
　　　　　　　sel　==　1　?　4'b0010　:
　　　　　　　sel　==　2　?　4'b0100　:
　　　　　　　sel　==　3　?　4'b1000　:
バスのアドレスデコーダで、こんな書き方していました

**774ワット発電中さん** · 2016/10/11(火) 23:39:53.72

>>849
紙を節約したいならalwaysもifも改行せずに1行にしたほうがいいんじゃないの？

**774ワット発電中さん** · 2016/10/12(水) 00:01:32.75

>>864
登場から25年経ってる言語が今風なのかね

**774ワット発電中さん** · 2016/10/12(水) 01:23:35.50

>○ ps　<=　{　ps[6:0],　si　};

そうか。こうだ！！！
めっちゃ美しい。

ps　<=　ps　<<1;
こんな書き方では最下位ビットはどうなるのかわからん。
<<の演算子はいらないな。どう考えても使い道がない。ゴミ決定。

ifのbegin end,<<,>> 使用禁止

**774ワット発電中さん** · 2016/10/12(水) 01:24:05.70

＞紙を節約したいならalwaysもifも改行せずに1行にしたほうがいいんじゃないの？

alwaysを１行にするのはダメ。
ifを１行にするのはありだとは思う。しかし

always　@(posedge　clk　or　posedge　reset)　
　　if　(reset)　　　　　　　　　　　　　　　　　　//DFFの非同期リセット
　　　　count_q　<=　0;
　　else　if　(srff)　　　　　　　　　　　　　　　//DFFのクロックエネーブル
　　　　count_q　<=　cy　?　0　:　count_q　+　1;　//DFFのデータ

RTLをみると上は
count[*].clr　＝(reset)　　　　　　　　　　　　//DFFの非同期リセット
count[*].ena　＝(srff)　　　　　　　　　　　　//DFFのクロックエネーブル
count[*].d　　＝　cy　?　0　:　count[*].q　+　1;　//DFFのデータ
のように合成される。
ifはenableを意識した書き方だな。

**774ワット発電中さん** · 2016/10/12(水) 06:08:52.13

>>874
> ps　<=　ps　<<1;
> こんな書き方では最下位ビットはどうなるのかわからん。

シフトした残りには0が入るって決められてるから、
分からん訳じゃ無いと思うけど。

**774ワット発電中さん** · 2016/10/12(水) 06:10:37.09

おまえら、ＶＨＤＬ使え。Verilogの緩い文法議論が、くそうぜえ。使ってないから、そういう議論が頭悪いことに気づかないのか

**774ワット発電中さん** · 2016/10/12(水) 06:13:42.62

if文でbegin～end　は必ず使え＜ＶＨＤＬ上がりの意見。

**774ワット発電中さん** · 2016/10/12(水) 06:36:12.10

>>876
なんか、色々分かってない感じだよね。
ハードもソフトも。

「僕の考えた最強の書き方」

**774ワット発電中さん** · 2016/10/12(水) 07:04:43.82

>>879
ニッポンから技術者が消えて、馬鹿な豚どもになりつつあるんだよ。だから仕方が無い。

**774ワット発電中さん** · 2016/10/12(水) 07:08:13.45

>>874
ps[7:0]　<=　{　ps[6:0],　si　};
ps(7 downto 0) <= (ps(6 downto 0) & si );

じゃないとだめ。

ああ、ＶＨＤＬしばらく触らせてもらえないから忘れてきた。

つうか、大手半導体レイアウト会社でも、ＶＨＤＬをどうして使うかってわかんないんだな。しっかり、符号演算のためって書いてあげたのに。

ニッポンやバイヨ。

**774ワット発電中さん** · 2016/10/12(水) 07:26:02.86

＞しばらく触らせてもらえない
やはりVHDLは廃れますか。
verilogとVHDLの中間ぐらいでいいんだが、
System-verilogに向かうのかねえ。

**774ワット発電中さん** · 2016/10/12(水) 07:35:05.20

>>882
業種による。

アセンブラは廃れるけど、スーパーマリオの重力計算の微分方程式はすごいよ。

最近、オブジェクト指向の「ハードわかんね」というソフトウエアの技術者が、ＦＰＧＡあたりをかじってマンセーとか、
ニコニコ本社で、「どうだオレサマすごいだろ」とかいうプレゼンをみせられたりして、つまんないというか、めんどくさい。

ぐらいに、廃れはしないと思うよ。
廃れていると思ったら、目線が狭いんだよ

**774ワット発電中さん** · 2016/10/12(水) 08:02:12.04

＞シフトした残りには0が入るって決められてるから、
＞分からん訳じゃ無いと思うけど。

つまりps[0]に関していえば、同じalways内で
ps[0] <= 0;
ps[0] <= si;
って2回書くってことだよな。この意味が不明というか、好きじゃない。

この書きかたは好きじゃない。こういう書き方って普通にやるのか？
ps[0] <= a;
ps[0] <= b;
ps[0] <= c;

これと同じなんだろうけど、
ps[0] <= a or b or c;

**774ワット発電中さん** · 2016/10/12(水) 08:04:13.54

＞おまえら、ＶＨＤＬ使え。Verilogの緩い文法議論が、くそうぜえ。使ってないから、そういう議論が頭悪いことに気づかないのか

VHDLはverilogよりもっと糞だということに早く気が付けよ。W

**774ワット発電中さん** · 2016/10/12(水) 08:25:37.39

>>884
orではない。
最後の代入のみが有効。

＞意味が不明というか、好きじゃない。
それは同意。
二回以上代入するような書き方はコンパイラは認めても
真面目なレビューなら落とされる。

**774ワット発電中さん** · 2016/10/12(水) 08:51:34.42

psはffの出力
ps<<１はpsを入力とする組み合わせ回路の出力
<<1がpsのffそのものをシフトするように勘違いしてるように見える

**774ワット発電中さん** · 2016/10/12(水) 09:21:58.82

国防省がソフトはAda,ハードはVHDLとして無理強いした。
Adaが糞で、糞から生まれたVHDLは糞の子。

**774ワット発電中さん** · 2016/10/12(水) 11:18:39.63

ps[0] <= a;
ps[0] <= b;
ps[0] <= c;
これって、エラーで通らないんじゃないですか?
ps[0]俺はどうすりゃいいんだ?　となる。

Verilogの柔軟な書き方は歓迎
でも、もう少し厳しい文法チェックが欲しい。
徹夜でもうろうとしているとデバッグが進まないから。

**774ワット発電中さん** · 2016/10/12(水) 12:45:24.04

＞ps<<１はpsを入力とする組み合わせ回路の出力
＞<<1がpsのffそのものをシフトするように勘違いしてるように見える

組み合わせ回路だけどシフトだろ。

ps <= ps << 1

これは

ps[7].d = ps[6].q;
ps[6].d = ps[5].q;
ps[5].d = ps[4].q;
ps[4].d = ps[3].q;
ps[3].d = ps[2].q;
ps[2].d = ps[1].q;
ps[1].d = ps[0].q;
ps[0].d = 0;

こういう意味だよ。
だから
ps[0].d = si；　こいつをもう一度書く。
２重定義でしか入力をセットできない。

**774ワット発電中さん** · 2016/10/12(水) 12:46:10.16

＞これって、エラーで通らないんじゃないですか?

通るんじゃね。それなんとなく見たことあるから。
orじゃないかもしれないが、、、、

もしエラーになるんならひょっとするとディフォールトかな？
count <= 99;
if(a == 3)
count <= count + 1;

これはa　!=　3の時はcount=99になるだろ。

ps[0].d = 0;じゃなくて
ps[0].d = 未定；
ps[0] <= si; で未定が確定なのかもしれない。

**774ワット発電中さん** · 2016/10/12(水) 14:21:30.74

久しぶりに設計やらないといけなくなったんだけど
昔Model Simってテストベンチかかなくても、GUIで波形成形出来なかったっけ？

**名無しさん** · 2016/10/12(水) 15:04:12.25

if (test&mode[3:0]==4'b0010)
のコードを見て、verilog死ねと思った

**774ワット発電中さん** · 2016/10/12(水) 18:03:22.04

ちょくちょく教科書という単語が出てくるけど何の本を指してるの？

**774ワット発電中さん** · 2016/10/12(水) 18:04:24.69

絡みネタ来ましたよ

**arisa** ◆QaHT6HayjI · 2016/10/12(水) 18:12:14.69

verilogで$signed使うと、バグが出て。
VHDLでuse IEEE.std_logic_unsigned.all すると止まるのは、
何とかならないものでしょうか。

**arisa** ◆QaHT6HayjI · 2016/10/12(水) 18:13:47.06

間違った・・・・

verilogで$signed使うと、バグが出て。
VHDLでuse IEEE.std_logic_signed.all すると止まるのは、
何とかならないものでしょうか。

**774ワット発電中さん** · 2016/10/12(水) 18:57:27.39

ps<<1を利用してpsを左シフトしつつps[0]にsiを代入したいから
always文の中でシーケンシャルな代入文を記述してるってことか

話を勘違いしてた

**774ワット発電中さん** · 2016/10/12(水) 20:19:21.64

>>897
何書いたか知らんけどverilogの仕様じゃないの？
過去スレで$signedでさわいでたときがあるよ

**arisa** ◆QaHT6HayjI · 2016/10/13(木) 05:35:53.77

>>899
VHDLでつくったのを戻してビット幅あわせてもおこるんよ。
VHDLで組むと起きないので、verilogの深くて単純な話にはまりそう。なので仕事では諦めた。
これ以上追うのは趣味の世界だし。

全てVHDLで組む信号処理の分野も理解できるし、verilog万歳な気持ちもよくわかる。
verilogがVHDLのように厳密な言語仕様にする別モードがあったら、VHDLいらない。
負の演算があるFIRフィルターを、verilogで組んでくださいとか言われたら切れるね。
できなくはないけど10倍デバックがかかる。
そこがデバック終わって数値演算ライブラリがverilogでできればいいけど、外部コンポーネント参照山のようにして、誰が見ても理解不能コードになることうけあい
面倒くさいから最初からVHDLでかいたほうがいいいやん。

テストベンチは、verilogの方が便利ね。
特にバス調停の決まり切った物。task文とか

verilogが曖昧過ぎて、その曖昧な部分を埋めたシミュレータとか論理合成ツールは偉いと思う。でも、デバックはVHDLじゃないと出来なさそうｗ

**774ワット発電中さん** · 2016/10/13(木) 11:26:42.15

>>900
興味あるなー。でも勘違いしてるんじゃない？
曖昧っていったってビット幅は正確に決められるしどんなところが問題なのか、具体的
な例はないの？
「１－１が０にならよ」とか、まさか負のキャリが立たないとかW
verilogで負の演算ができないなんてことはないだろ。W

FIRって知らんが、ｘ/＋-が素直に動けばもんだいなくできると思うが、、、W

**774ワット発電中さん** · 2016/10/13(木) 12:01:44.40

>>900
>負の演算があるFIRフィルターを、verilogで組んでくださいとか言われたら切れるね。
なんでですか?

**774ワット発電中さん** · 2016/10/13(木) 12:15:39.05

signedは敬遠してるな。機械様には全部符号なしで宣言してる。
符号付き演算だと思ってるのは人間だけで、あとは設計書類とコメントぐらい。
S*Sだと、{S1,R1}*{S2,R2}に分解して、筆算。
R1*R2 -((S1)? R2<<a:0) -((S2)? R1<<b:0) +((S1&S2)? 2^c:0);
あとは、例えば(-128)*(-128)をサポートするならbit幅が1つ余分に要るとか。
signedを使いこなせたらもっと楽になるんだろうけど
我ながら低レベルな記述をしてる。

**774ワット発電中さん** · 2016/10/13(木) 12:47:23.77

signedだからって関係ないだろ。　でも俺もfloat以外では使うことないな。

**774ワット発電中さん** · 2016/10/13(木) 16:13:06.19

>>> や <<<　の出番ですね

**774ワット発電中さん** · 2016/10/13(木) 21:53:37.92

論理回路設計の勉強をしてるのですが、プロの人達はまず最初にブロック図的なものを書くところから始めるのでしょうか
それとも構想を頭で描きながら記述していくのでしょうか

ブロック図などを書く場合はどういったツールを使用していますか

**774ワット発電中さん** · 2016/10/13(木) 22:07:46.57

>>906
紙と2Hの鉛筆

**774ワット発電中さん** · 2016/10/13(木) 22:10:47.40

オレは裏紙にボールペン

**774ワット発電中さん** · 2016/10/13(木) 22:47:21.08

紙とシャーペン
ブロック図を書いたら回路図を書いて
フリップフロップをalways、AND,ORはassignにする。

**774ワット発電中さん** · 2016/10/13(木) 23:59:52.10

基本設計をしてデバイス選定をする。
Libreoffice Writer を立ち上げてタイトルを書く。日付を入れる。
次に概要を書く
解決すべき問題がないかをリストアップする。
IPなど必要資料をリストアップする。
全体構成を箇条書きする。
タイトル名でプロジェクトディレクトリを作成する。
その下に
ドキュメントディレクトリ
VerilogTopディレクトリを作る。さらにその下にサブプロジェクトのディレクトリ
ツリーを作成する。
あとは漫画を描きながら各モジュールを作成してテストベンチを作成してテストする。
漫画はジェットストリームでノートに書く。完成した漫画はスマフォで撮影して
Evernoteでクラウドに挙げて、Libreofficeのドキュメントに貼り付けていく。
テストベンチのWaveデータもsnippingツールで画像コピーをしてドキュメントに
貼り付けていく。
というようなやり方だな。

**774ワット発電中さん** · 2016/10/14(金) 02:40:41.01

ジェットストリームって、書きやすいですよね

**arisa** ◆QaHT6HayjI · 2016/10/14(金) 05:38:50.68

Ｅｘｃｅｌとかパワポとか言い出したら、目立・ル○サス系なのでそいつには気をつけろ！自分のやった領域以外の仕事はできない！
Ｗｏｒｄでも書くよといいだしたら、信用できるかもｗ
Visioが使いやすいんじゃないかなあ。Word/Excel/パワポと描画エンジンはもう同じだけどｗ
要は、就職先によるだろ。

個人の場合は、描かない。めんどくさいし。

ブロック図で描かないと、設計できない人と。描いてしまうと、設計できなくなる人と。分かれる。

ＡＳＩＣ時代の人は、前者が多い。最近の人は、後者。

でも、両方体験して、どっちもできる賢者になるのをおすすめします。

>>910
在宅Ｗｅｂプログラマっぽい。かっこいい。ｗ

余談というか、愚痴。
この仕事になった１０年前あたりから、テストベンチの波形データを貼り付けたままで。満足。
「この信号のこの部分が、xx[ns]になっているから、仕様と一致することを確認した」
と書く意識のない奴ってなんなの。なぜかベテランに多い。
そういう人のverilogは、たいてい怪しくて、はまることが多い。

>>911
わし、ユニボールシグノ 0.5mm
ブロック図で、微妙な濃淡。微妙な太い細いが表現できて、毛筆のようなそのときの気持ちが表現できて気に入ってる。

ジェットストリームは、車の中とかの過酷な環境で使っている、あれいいよね。でもすぐになくす。

そういえば、最近、論理記号の定規をみないな、何処にしまったんだろ・・・

**arisa** ◆QaHT6HayjI · 2016/10/14(金) 05:48:34.90

論理定規買ってしまったジャマイカ

http://www.yodobashi.com/ec/product/100000001000275787/index.html?_ga=1.229998943.270869211.1460563167

**774ワット発電中さん** · 2016/10/14(金) 07:46:30.37

>>906ですが、みなさんありがとうございました
結局は人それぞれってことみたいですがいろいろと参考になりました
とりあえずジェットストリームが欲しくなりましたw

**774ワット発電中さん** · 2016/10/14(金) 12:41:12.51

遠い地平線が消えて、深々とした夜の闇に心を休めるとき…

**774ワット発電中さん** · 2016/10/14(金) 13:28:27.84

一つの光が宇宙へ飛んでゆく。

**774ワット発電中さん** · 2016/10/14(金) 15:43:05.55

それがぼくなんダヨー

**774ワット発電中さん** · 2016/10/14(金) 17:07:25.67

>>809のお世話になった者です
I2Cのパターンを途中まで作ってみたのですが、考え方などあっているでしょうか
DATA[7:0]想定です

reg　[4:0]　cnt_addr;
reg　[6:0]　cnt_rate;

wire　cnt_enable;
wire　cry_addr;

//　--　cnt_addr　----------------------------------------　
always　@(posedge　clk　or　negedge　reset)　begin
　　　if(reset　==　1'b0)
　　　　　　cnt_addr　<=　0;
　　　else　if(start_trigger　==　1'b1)
　　　　　　cnt_addr　<=　8;
　　　else　if(cnt_addr　>　0)
　　　　　　if(cry_addr　==　1'b1)
　　　　　　　　　cnt_addr　<=　cnt_addr　-　1;
　　　　　　else
　　　　　　　　　cnt_addr　<=　cnt_addr;
　　　else
　　　　　　cnt_addr　<=　0;
end

assign　cnt_enable　=　(cnt_addr　>　0)　?　1'b1　:　1'b0;

//　--　cnt_rate　----------------------------------------　
always　@(posedge　clk　or　negedge　reset)　begin
　　　if(reset　==　1'b0)
　　　　　　cnt_rate　<=　0;
　　　else　if(cnt_enable　==　1'b1)
　　　　　　if(cry_addr　==　1'b1)
　　　　　　　　　cnt_rate　<=　0;
　　　　　　else
　　　　　　　　　cnt_rate　<=　cnt_rate　+　1;
　　　else
　　　　　　cnt_rate　<=　0;
end

assign　cry_addr　=　(cnt_rate　==　99)　?　1'b1　:　1'b0;

**774ワット発電中さん** · 2016/10/14(金) 17:08:41.13

scl/scl_o、sda/sda_oがあるのはどうしたほうがいいのかよくわからなくなり
とりあえず試しているところです。。

//　--　scl　-------------------------------------------　
assign　scl　=　out_scl(cnt_enable,cnt_addr,cnt_rate);

function　out_scl;
　　　input　en;
　　　input　[4:0]　addr;
　　　input　[6:0]　cnt;

　　　begin
　　　　　　if(en　==　1'b1)
　　　　　　　　　if(cnt　<　50)
　　　　　　　　　　　　out_scl　=　1'b1;
　　　　　　　　　else
　　　　　　　　　　　　out_scl　=　1'b0;
　　　　　　else
　　　　　　　　　out_scl　=　1'b0;
　　　end
endfunction

//　--　scl_o　-------------------------------------------　
always　@(posedge　clk　or　negedge　reset)　begin
　　　if(reset　==　1'b0)
　　　　　　scl_o　<=　1'b0;
　　　else　if(cnt_enable　==　1'b1)
　　　　　　if(cnt_rate　<　50)
　　　　　　　　　scl_o　<=　1'b1;
　　　　　　else
　　　　　　　　　scl_o　<=　1'b0;
　　　else
　　　　　　scl_o　<=　1'b0;
end

**774ワット発電中さん** · 2016/10/14(金) 17:09:02.30

reg　[7:0]　rom_sda　=　8'b10110111;

//　--　sda　-------------------------------------------　
assign　sda　=　out_sda(cnt_enable,cnt_addr,rom_sda);

function　out_sda;
　　　input　en;
　　　input　[4:0]　addr;
　　　input　[7:0]　rom_data;

　　　begin
　　　　　　if(en　==　1'b1)
　　　　　　　　　out_sda　=　rom_data[addr　-　1];
　　　　　　else
　　　　　　　　　out_sda　=　1'b0;
　　　end
endfunction

//　--　sda_o　-------------------------------------------　
always　@(posedge　clk　or　negedge　reset)　begin
　　　if(reset　==　1'b0)
　　　　　　sda_o　<=　1'b0;
　　　else　if(cnt_enable　==　1'b1)
　　　　　　sda_o　<=　rom_sda[cnt_addr　-　1];
　　　else
　　　　　　sda_o　<=　1'b0;
end

**774ワット発電中さん** · 2016/10/14(金) 18:01:19.25

簡単でも仕様を書く(目標を定める)
○ i2cマスタっぽい何かを作りたい
○ clkは何MHz SCLはその1/50
○ SCL↓とSDAの位相をずらさない
○ SCLもSDAもデフォルトLで構わない
○ スレーブアドレスは渡さない
○ r/wも渡さない
○ アクノリッジも見ない
○ データの8bitだけ渡す
○ シングルスレーブ、書き込みのみ
○ SDAはオープンドレインにしない

文法的にはアレだな。かわいそうだけど
begin~else否定派が生まれちゃったな。
resetは負論理ならxでもnでもpreでもsufでも付けましょう。

**774ワット発電中さん** · 2016/10/14(金) 18:09:06.55

なかなか筋がいい。綺麗だね。
しかし９２１がいうように仕様をきめること。
それからステートマシンでプロトコルを書くのが先だな。

スタート待ち
アドレス検出、もし不一致ならストップへ
アック検出
、、、、、、
ストップ
みたいな感じでステートマシンを書く

**774ワット発電中さん** · 2016/10/14(金) 19:03:34.03

>>921>>922
ありがとうございます
いろいろと至らない点がありすみません
指摘頂いたこと以後注意します

今はまだ考え方がふわふわしてて記述に自信が持てません
一応シミュレーションだけはかけていますが。。

begin～endは自分も全部付けて複数行かくスタイルでやってましたが、ここ最近のスレのやりとりでちょっと見直してみました

考え方が問題なければ、スタート/ストップコンディション、ACK含めステートマシン的な考え方で出来ればと思ってます

**arisa** ◆QaHT6HayjI · 2016/10/14(金) 19:13:10.80

うーん、opencore.orgのI2C masterを登録してダウンしてみるといいと思う。
今見たらメンテナンス中ってでるけど。

**774ワット発電中さん** · 2016/10/14(金) 21:13:05.87

>>924
ありがとうございます
調べてみます

I2C自体が別に目的ではないんですが、今はいろんな手法を学べればと思ってるのでいろいろ指摘して頂けるとありがたいです

**774ワット発電中さん** · 2016/10/14(金) 21:27:26.76

I2CはZだよ！

**774ワット発電中さん** · 2016/10/14(金) 21:29:27.23

次のような記法は好きでない。(cnt_adrが0の時とかね)
rom_sda[cnt_addr　-　1]

scl/sdaを組み合わせ回路で組んでいるが、
外部とやり取りする部分は基本FFにする。

**774ワット発電中さん** · 2016/10/14(金) 21:31:59.03

>>915
お供をいたしましたパイロットは
わたくし、城達也でした。

**774ワット発電中さん** · 2016/10/14(金) 21:38:31.90

そういえば、alteraだったかのライブラリで
reg <= 1'bz
という記述があって驚いた。
実際に(FPGAで)合成可能で二度驚いた。

**774ワット発電中さん** · 2016/10/14(金) 22:27:22.24

>>926
すみません
最終的にはトライステート出力にするつもりです

>>927
そうですよね。。
scl_o/scl_oのほうはそのつもりでやってみたのですが、cnt_addrの立ち上がりから1クロックずれるのでどうしたらいいのかと。。根本的な見直しが必要ですかね

**774ワット発電中さん** · 2016/10/15(土) 00:46:00.81

>>929
で実際にハイインピーになった？

**arisa** ◆QaHT6HayjI · 2016/10/15(土) 02:28:48.45

>>929
FPGAでもASICでも、CMOS FET のゲート電圧を、ドレインーソース間が貫通しないようにすれば、ハイインピーダンスになるんだから、
何で驚くのかそっちの方が疑問。

**774ワット発電中さん** · 2016/10/15(土) 07:44:10.02

そりゃFFにzを保持できる訳がないという先入観があったからな。
代入される信号もI/Oに繋がっていないと駄目だし、
合成結果も1/0を保持するFFと、open/driveを制御するFFの二つが
出力される。ASICしかしてない時は想像もしてなかった。

【Verilog】 記述言語で論理設計Project13 【VHDL】

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