【Verilog】 記述言語で論理設計Project13 【VHDL】

[0816 774ワット発電中さん 2016/10/09(日) 10:55:48.24 ID:oJtloawK]

.
インデントされていないと、読む気にならないので添削した

reg [1:0] t2;
reg [4:0] count;
reg 　　　CLK2; 　　// variable ← 出力のことでしょ?

always @( posedge CLK ) begin
　　t2 = {t2[0], TRIGGER};　　　　　// 意味合い的に、この位置に書こう
　　　　　　　　　　　　　　　　　　// = でいいの?　<=ではなくて?
　　if( t2 == 2'b01 ) begin
　　　　count = 5'd20;

　　end　else begin
　　　　if( count != 5'd0 ) begin
//　　　　　count = count - 1'b1;　　// = は間違いと思う
　　　　　　count <= count - 1'b1;　　//
　　　　end
　　end

//　CLK2 = count[0];　　　　　　　　// = でいいの?　<=ではなくて?
　　CLK2 <= count[0];　　　　　　　　//
　　　　　　　　　　　　　　　　　　
end