【Verilog】 記述言語で論理設計Project13 【VHDL】

[0806 774ワット発電中さん 2016/10/08(土) 22:53:47.87 ID:rncrFR0r]

これじゃダメかな。

integer i;
reg CLK;

always @( posedge TRIGGER) begin
for( i=1; i<=10; i=i+1) begin
CLK = 1'b1;
#10 CLK = 1'b0;
#10;
end
end