クロックを5分周したいだけの簡単なことなんですけど

statement is not synthesizable since it does not hold its value under NOT(clock-edge) condition

ってエラーが、 if (RST = '1') thenの行にでるのはなぜでしょう？
まだvhdl初めて間もないのですが、ここは別の動作したコードをコピーしただけのつもりです

CLKが2.5周期の時点でQ5をあげて、さらに2.5周期の時点でQ5を下げるだけのコンセプトです