【Verilog】 記述言語で論理設計Project13 【VHDL】

[0152 774ワット発電中さん 2014/06/09(月) 23:52:28.59 ID:FmWdyBQB]

落とし所としては、こいつはラッチになってほしくないよー、と明示したら、
ラッチになったらエラーにしてほしい、ですかねぇ