【Verilog】 記述言語で論理設計Project13 【VHDL】

[0141 774ワット発電中さん 2014/06/07(土) 19:02:12.45 ID:PLWZT36o]

もしかして
q <= d when clk'event and clk='1';
なんてのもありなのか？
今度試してみるかな。