教えてください。

Verilogで、以下のようなことはできるでしょうか?

wire [7:0] A; // 8bit幅
wire [2:0] B; // 3bit幅
wire [1:0] C; // 3bit幅

assign A[6:4] = B;　　// 8bit幅の変数に、3bit幅の値を接続する
assign A[2:1] = C;　　// 8bit幅の変数に、3bit幅の値を接続する

Aは、 0　B2　B1　B0　0　C1　C0　0 のように、

指定位置に入れ込んで、他を0で埋めてくれるのでしょうか?
それとも

Aは、 ?　B2　B1　B0　?　C1　C0　? のように、不定になるでしょうか