【Verilog】記述言語で論理設計Project13 【VHDL】

**774ワット発電中さん** · 2014/03/06(木) 16:37:02.77

HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、
安価で入手できるようになってきました。

このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。
日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。
関連情報は >2-10 あたり。

入れ食いキーワード
・Nios、MicroBraze
・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000

前スレ (直近スレのみ)
2012/11/03～【Verilog】記述言語で論理設計Project12 【VHDL】
http://uni.2ch.net/test/read.cgi/denki/1351913871/
2011/12/07～ Project11
http://uni.2ch.net/test/read.cgi/denki/1323187568/
2010/09/17～ Project10
http://kamome.2ch.net/test/read.cgi/denki/1284652343/

**774ワット発電中さん** · 2014/03/06(木) 16:39:57.80

・FPGA
　Xilinx　ttp://japan.xilinx.com/
　ALTERA　ttp://www.altera.co.jp/
　Lattice　ttp://www.latticesemi.co.jp/
　Actel　　ttp://www.actel.com/intl/japan/
　QuickLogic　ttp://www.quicklogic.com/

・ASICベンダ推奨ツール類（高価）
　Synopsys　ttp://www.synopsys.co.jp/
　Cadence　ttp://www.cadence.co.jp/
　Mentor　ttp://www.mentorg.co.jp/
　Synplicity　ttp://www.synplicity.jp/

・Verilogシミュレーター（無料）
　Icarus Verilog
　　ttp://iverilog.icarus.com/
　　ttp://ryusai-hp.web.infoseek.co.jp/icarus.htm　(解説)
　　ttp://www.ice.gunma-ct.ac.jp/~kimsyn/verilog/FreeSim/iverilog/iverilog.html　(解説)
　IVI
　　ttp://ivi.sourceforge.net/
　　ttp://www.kumikomi.net/archives/2005/06/10icarus.php　(解説)

・VCDフォーマットの波形表示（無料）
　GTKWave
　　ttp://gtkwave.sourceforge.net/
　　ttp://ryusai-hp.web.infoseek.co.jp/gtkwave.htm　(解説)

・関連書籍
　STARC　ttp://www.starc.jp/
　CQ出版　ttp://www.cqpub.co.jp/
　Interface　ttp://interface.cqpub.co.jp/
　Design Wave Magazine (休刊)　ttp://www.cqpub.co.jp/dwm/
　ディジタル・デザイン・テクノロジ (旧DWM)　ttp://digital-design.cqpub.co.jp/

・解説サイト
　やるおと学ぶ Verilog-HDL　ttp://hirokinakaharaoboe.net/yaruo_verilog/

・関連スレ
　【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel
　　　　　　http://uni.2ch.net/test/read.cgi/denki/1387718215/
　【EP3】DE0で始めるVerilog HDL【C16】
　　　　　　http://uni.2ch.net/test/read.cgi/denki/1310362001/

**774ワット発電中さん** · 2014/03/06(木) 16:41:32.60

過去ログ参照したいときは、外部キャッシュサイトも便利です。
スレタイで検索しましょう。
・ログ速　ttp://www.logsoku.com/
・2chビューアーD　ttp://2ch.viewerd.com/
・unkar　ttp://unkar.org/r/denki/
他にもあると思う

以上、テンプレらしきもの。
　　　　　_,,,
　　　 _/::o･ｧ
　　∈ﾐ;;∧,ﾉ∧ 　　　,,,,, 　　,,,,,
　　　　( ´･ω･)　,,,,(o･e･),(｡･e･),,　　　　　新スレです
　　　 /ヽ○==(｡･e･)(｡･e･)(o･e･)　　　　　仲良くつかってね。
　　　 /　　||＿彡,,, ﾉ彡,,, ﾉ彡,,, ﾉ
　　　し'￣(_)）￣￣￣(_)）￣(_)）　　ｶﾞﾗｶﾞﾗ

**あぼーん** · 2014/03/06(木) 19:25:57.54

あぼーん

**あほ～ん** · 2014/03/07(金) 07:29:39.99

あほ～ん

**774ワット発電中さん** · 2014/03/07(金) 07:32:46.33

FPGAでキャラクタLCDの初期化とか、
74HC595、74HC166などのシリアルものをやったときは、
FPGAを窓から投げたくなった。
マイコンが神様のように思えた。

**774ワット発電中さん** · 2014/03/07(金) 08:45:27.24

　　　　　　　　　　　　　　ノ　　　　ﾟ.ﾉヽ　 , /}　　　　　　...
　　　　　　　　　　　　,,ｲ`"　　　　　､-' 　 `;_' '　　　　..::::::::::::::...
　　　,-､　　_.._　　　(　　　　　　　　(,(~ヽ'~　　　　　..:::::::::::::::::::::::
　）'~ 　ﾚｰ'　　〉　　ヽ　　　　　　　i`'}　　　　　　　.:::::::::::::::::::::::
　~つ　　　　'-ｰ､　　i　　　　　　　|　i'　　　　　...:::::::::::::::::::::::
　／　　　　　　 <　　/　　　　　。/ 　 !　　......:::::::::::::::::::::::::　　　　これは>>1乙じゃなくて
/　　　　　　　　　~^´　　　　 /},-''　,●::::::::::::::::::::::::::::::::::::
i､　　　　　　　　,i'　_,,...,-‐-､/　　　 i　 ::::::::　　.:::::::::::::
..ゝ　　　　　　　　<,,-＝=､　　　,,-,/　　　　　 .:::::::::::　　　　　　　　　　　　放射能がうんたら
　)　　　　　　　{~''~>`v-''`ｰﾞ`'~　　　　　　　..:::::::::　　　　　　　　　　　　　　　　　　　　　　　　　　........::.
　{　　　　　　　ﾚ_ﾉ　　　　　　　　　　　　..::::::::.　　　　　　　　　　　　　　　　　　　　　　　　　......:::::::::
ノ　　　　　　　　　''　　　　　　　　　　　..:::::::　　　　　　　　　　　　　　　　　　　　　　　 ...::.:...:::::::::
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**774ワット発電中さん** · 2014/03/08(土) 18:57:41.86

854 名前：名無しさん┃】【┃Dolby[sage] 投稿日：2014/03/07(金) 12:54:14.90 ID:w9n1Ku5o0
http://www.fullhd.gr/images/stories/2013/Teardown/SamsungUE65F9000/Samsungue65f9000-open-fullhd.gr.JPG

サムスンの4Kばらしたら
FPGAがでてきた

**774ワット発電中さん** · 2014/03/12(水) 07:56:53.51

FPGAで家電作ってもおかしくないだろうけど
コスト合うのかな

お得意のウォン安パワー？

**774ワット発電中さん** · 2014/03/12(水) 08:20:45.34

ICにするほど数が出てないんじゃね？

**774ワット発電中さん** · 2014/03/12(水) 09:51:12.88

1000台作る製品のコストを1円下げるために、
何万円ぶんも人間をタダ働きさせるのが日本式だからなw

**774ワット発電中さん** · 2014/03/12(水) 17:07:00.03

TATが間に合わない事もあるしな
TVだとASIC作る時代でも無いし
ASSP+FPGAで急場を凌ぐかな

**774ワット発電中さん** · 2014/03/12(水) 17:13:45.44

4K売れんの？

**774ワット発電中さん** · 2014/03/13(木) 20:18:43.48

開発期間短縮の為、FPGAを採用。
その後、4Kが大量に売れそうだったらASIC化するって事じゃないの？

**774ワット発電中さん** · 2014/03/13(木) 22:00:42.17

FPGAで何か家電を作るとすれば・・・
炊飯器か

マイコン炊飯器より売れそう

**774ワット発電中さん** · 2014/03/13(木) 23:44:06.38

4Kは売りつけるんだよ
その次はSHV(8K)を売りつける
ここまでは決まってるんじゃね

炊飯器よりエアコンにFPGA合うかも
センサー高度化してるし冷却も万全?

**774ワット発電中さん** · 2014/03/13(木) 23:49:37.02

炊飯器やエアコンでFPGA必要なほど高速な処理って何よ

**774ワット発電中さん** · 2014/03/14(金) 09:43:30.62

インバータ制御はマイコンじゃ無理

**774ワット発電中さん** · 2014/03/14(金) 12:11:53.03

FPGAが高速とか、笑わせるwww

そんなに高速なんだったら、お前の家からintel PCを一掃して全部FPGA PCにしろよw

**774ワット発電中さん** · 2014/03/14(金) 12:36:28.47

>>19
ワンチップMSXですね！

**774ワット発電中さん** · 2014/03/14(金) 12:45:46.95

そんな物もあったな
MSXは俺のルーツだからつい買ってしまったが、一度も通電する事無くどこかに放置してある

**774ワット発電中さん** · 2014/03/14(金) 13:36:13.90

>>19 規模の利益を全く無視したご意見、どうもありがとうございますw

**774ワット発電中さん** · 2014/03/14(金) 22:58:50.67

高速か
何もかも皆懐かしい

**774ワット発電中さん** · 2014/03/18(火) 09:36:59.58

PSoC4 pioneerで遊んでるんだけど、alwaysのトリガに同期系
条件(posedgeとか)と非同期系条件(ピンチェンジ)を混ぜては
いけないってのはVerilogの制限?それともPSoCローカルな制限？

**774ワット発電中さん** · 2014/03/21(金) 02:38:46.26

何をしたいのかがよくわからんけどVerilogの制限ではないな。
ただFPGAでVerilog使う場合でもそうだけど合成可能かどうかはまた別問題。

一般論としてリセット付きF/Fは合成可能だから大丈夫だと思うけど。

**774ワット発電中さん** · 2014/03/25(火) 23:07:06.93

reg_cntをインデックスにしてreg_buffバッファにreg_fooの値を突っ込みたいのですが
↓みたいにすればOKですか？

always @ (posedge xxx) begin
　if (RESET) begin
　　reg_cnt <= 0;
　end else begin
　　reg_cnt <= reg_cnt + 1;
　　reg_buff[reg_cnt] <= reg_foo;
　end
end

**774ワット発電中さん** · 2014/03/26(水) 08:09:00.26

やってみろ
まずはそれからだ・・・

まぁ良かったと思うけど

**774ワット発電中さん** · 2014/03/26(水) 23:22:34.70

サンクスです。やってみました。できました。
でも質問した時はできなかったんですよね。。
今日はできた！
何が変わったんだろ
よくわからんｗ
すみませんでした。。

**774ワット発電中さん** · 2014/03/27(木) 13:41:51.12

出来なかったというのは
合成すら出来なかったと言うこと？
じゃないよね

**774ワット発電中さん** · 2014/03/28(金) 00:42:29.71

Icarus Verilogに関して御存知の方いらっしゃいましたら教えて下さい。
フリー環境でSystemVerilogを動かしてみようとIcarus Verilogを使ってみたのですが、0.9.7版、20130827版と幾つかの版数を渡り歩いてみましたが、classやinterfaceといったkeywordに対してsyntax errorを吐きます。
webで検索したところ0.9版以降ではサポート中断という記事を見つけたので0.8.6版も試してみましたが同じでした。
questaやiesでは通るので文法的にはOKだと思っていますが、Icarus Verilogが対応していないのか御存知でしょうか?

**774ワット発電中さん** · 2014/03/28(金) 01:14:32.64

SystemVerilog対応なんて、Wikipedia日本語版にしか書いてないような気がする。
英語版は、portions of SystemVerilog としか書いてない。

**774ワット発電中さん** · 2014/03/28(金) 02:23:34.68

>>29
合成はできたんですけどワーニングが出てて
出てきた電子回路見てみるとつなげてるはずの配線がざっくり無くなってました。
セレクタ？を記述しないといけないんだけどそれがうまく表現できず、ツールに伝わってないみたいでした。

30 · 2014/03/29(土) 02:03:34.44

>>31
やはり、現版数では対応していないようですね。幾つかのサイトを見て回ったのですが、対応していると今後対応予定という情報が入り交じっていました。
Behavior simulationを目的としているので、試しにXilinxのVivado入れてみましたが、simulatorがSystemVerilog非対応でした...
現状、SystemVerilogのsimを行うとすると、やはり御三家のsimulator使うしか無いのですかね...

**774ワット発電中さん** · 2014/03/29(土) 02:52:52.77

QuartusはsystemVerilog対応って謳われてて
modelsimの無料版入ってるけどそれではだめなん？

**774ワット発電中さん** · 2014/03/29(土) 11:33:28.66

>>33
御三家って、シノプとケーデンスと・・・？

30 · 2014/03/30(日) 03:31:22.30

>>34
日頃馴染みが無かったのでアルテラ試していませんでした。情報ありがとうございます。ユーザー登録してダウンロードしてみます。
>>35
あと品川の御殿山をイメージしていましたが(^_^;

**774ワット発電中さん** · 2014/04/07(月) 14:31:55.70

FPGAらしい

https://www.youtube.com/watch?v=tUIQItrpYBE
https://www.youtube.com/watch?v=RyezC1p_pak
http://internet.watch.impress.co.jp/docs/news/20140404_642876.html
http://game.watch.impress.co.jp/docs/news/20140221_636384.html
http://gigazine.net/news/20140404-pocket-miku/
http://nlab.itmedia.co.jp/nl/articles/1403/03/news057.html
http://japanese.engadget.com/2014/03/02/evocaloid/
http://www.amazon.co.jp/dp/4057504656/
http://www.dtmstation.com/archives/51888898.html
http://hitoriblog.com/?p=23019
http://www.otonanokagaku.net/nsx39/index.html
http://www.dtmstation.com/archives/51877546.html
http://otonanokagaku.net/nsx39/app.html
http://www.crypton.co.jp/cfm/news/2014/02/pocketmiku
http://m.youtube.com/watch?v=2-v5CB5krws
http://www.nicovideo.jp/watch/sm17357529

歌詞モードは知らんけど
リアルタイムモードは子音がサポートされてないのが残念

リアルタイムでも子音出せるのはこちら
↓
https://www.youtube.com/watch?v=ka8-SpSkmZA
http://vocaloid.blog120.fc2.com/blog-entry-11373.html

**774ワット発電中さん** · 2014/04/07(月) 17:27:28.96

>>37
GM音源とDSPを内蔵した専用チップだったはずだけど、FPGAなの？
http://download.yamaha.com/api/asset/file/?language=ja&;site=jp.yamaha.com&asset_id=60768
ちなみに子音が出せないのは、ボタンが押される前に子音が出せてないと、音に合わせて声が出せないからだからな。

**774ワット発電中さん** · 2014/04/08(火) 18:48:23.97

http://nlab.itmedia.co.jp/nl/articles/1403/03/news057.html
筆者は昨年11月のMake Faireで披露された「歌うキーボード」のプロトタイプを実際に試してみたのだが、
そのときから長足の進化を遂げたようだ。まず、レスポンスがぜんぜん違う。
Make Faireのときには操作はできるものの、反応はちょっと微妙で、演奏はコツがいる感じだったが、
現在のバージョンは十分リアルタイムでの演奏に追従できる。なんらかの改良が行われているようだ。
「さしすせそ」の発音は、VOCALOIDでは母音の前の子音部分が長く、
鍵盤を押してから発音されるまでタイムラグがあるものだが、
ポケット・ミクではそこが実用になる範囲に収まっている。
ひょっとしたら、素のままのNSX-1チップではないのかもしれない。
http://nlab.itmedia.co.jp/nl/articles/1311/04/news010.html
http://nlab.itmedia.co.jp/nl/articles/1204/29/news007.html

**774ワット発電中さん** · 2014/04/08(火) 18:59:13.74

http://www.dtmstation.com/archives/51877546.html
ここにはFBGA(原文ママ)って書いてあるけど関係なさそう

**774ワット発電中さん** · 2014/04/08(火) 22:45:38.28

http://ja.wikipedia.org/wiki/FBGA
なるほど、半田付けしたくないな

**774ワット発電中さん** · 2014/04/09(水) 08:55:48.91

全然使ってないPT2の基盤眺めてたら
ざいりんくす乗ってた

なんのシリーズかは見てない

**774ワット発電中さん** · 2014/04/09(水) 08:57:20.51

>>37-41
音源としてはえらい安いな

そのうちすべてのPCやスマホに標準搭載されると良いな

**774ワット発電中さん** · 2014/04/09(水) 12:19:21.92

そこらじゅうのスマホからミクの声がしてたら
それはそれで嫌だな

せからしか！ってなる

**774ワット発電中さん** · 2014/04/10(木) 08:16:44.50

>>41
なるほど、勉強になった

**774ワット発電中さん** · 2014/04/13(日) 15:11:36.77

>>37
どうなんでしょう
http://karaage.hatenadiary.jp/entry/2014/04/02/000000

**774ワット発電中さん** · 2014/04/13(日) 21:21:50.36

>>42
っ ttp://earthsoft.jp/PT1_PT2/tech-static-timing-report-PT2-01.html

**774ワット発電中さん** · 2014/04/15(火) 20:04:37.66

>>19
FPGAはいくつもの処理を平行して処理できる。

**774ワット発電中さん** · 2014/04/15(火) 21:25:29.74

もちろん、プロセッサも！

**774ワット発電中さん** · 2014/04/17(木) 20:00:43.67

電子工作ヲタ
https://www.youtube.com/watch?v=L8Jqw1_9sww
https://www.youtube.com/watch?v=UrYW1oxA0Zc

**774ワット発電中さん** · 2014/04/18(金) 09:08:58.46

こんな計画もあったのか

また、今回の製品版には実装されていないが、これを利用して歌詞を入力する機能も試作された。

カーボンキーボードで文字入力を行なうプロトタイプの説明図。
鍵盤部で「あかさたな～」といった子音の行を選び、リボン部で母音の段を選択する。

写真 https://fabcross.jp/interview/dmln530000007pmi-img/0314_uda_005.jpg

本文 https://fabcross.jp/interview/140314_uda_02_03.html

**774ワット発電中さん** · 2014/04/19(土) 04:20:41.84

電電系は高慢だよなぁ…

**774ワット発電中さん** · 2014/05/03(土) 03:47:32.94

某N社の仕事で、VHDLの回路改修を頼まれ、
アドレスデコーダーの回路見たら、
全部IF-ELSIF文でアドレスデコーダーを数百構文も書いてあった。
CASE文とIF文の使い分けもできないのか、この大手企業はと思った。
しかも担当者に聞いたら、その書き方じゃなきゃダメだと。
日本の「もの作り」とか言って、これじゃおわっとるよな。

**774ワット発電中さん** · 2014/05/03(土) 04:09:17.38

if()ではだめなの?

**774ワット発電中さん** · 2014/05/03(土) 06:43:45.69

言語的にはIfでcaseかけるので
ちゃんと書けば
同じ回路になるはず

ただデコーダエンコーダ
もしくはＣＰＵのフェッチはcaseが良い（ほぼデコーダ）
人為的なミスが減る

ソースコードは人に優しくないと

**774ワット発電中さん** · 2014/05/03(土) 09:49:08.35

「もの作り」って、論理以前の物理的な「もの」しか対象に考えてないからな。
ブール先生から150年経つんだから、ざっと考えて200年前の伝統芸でしかない。

**774ワット発電中さん** · 2014/05/03(土) 10:48:50.53

>>53
おおもとはexcelで書いてある。

**774ワット発電中さん** · 2014/05/03(土) 11:36:01.87

>>57
人手で書くわけじゃなくて、
何かのソフトが吐き出すんだろうね。
アドレスデコーダならテーブル引くほうがいいけど。

**774ワット発電中さん** · 2014/05/03(土) 22:04:53.10

合成ツールの変なバグがあって、治るまで使うなと言ってたのが
いつのまにか絶対使うなに化けるとか、いろいろあるものだ。

**774ワット発電中さん** · 2014/05/04(日) 00:09:37.20

ifでもcaseでも最近の合成ツールなら一緒だろ

**774ワット発電中さん** · 2014/05/04(日) 04:33:15.82

教えてください。
FPGAで、sin波はDDSで出せますが、ノコギリ波は、どうやって出すのでしょうか?
工場の屋根みたいなヤツです。
シンメトリ(矩形波で言うDutyです)は変えませんが、
周波数を変えたいです。ROMにテーブルを入れて、読み出しを間引けばいいのかしら。
それとも、毎点毎点、計算を行うとか・・・・
宜しくお願いします。

**774ワット発電中さん** · 2014/05/04(日) 10:18:48.15

dds でどんな波形でも出せる

**774ワット発電中さん** · 2014/05/04(日) 12:27:49.68

>>61
DDSの様にROMでテーブル作ってアドレスカウンタで飛ばし読みするとか、
固定小数点を含んだような積和演算器(カウンタ)を作って
その加算値の整数部を出して行くとか、方法はいろいろあると思うよ。

**774ワット発電中さん** · 2014/05/04(日) 13:50:33.56

DDSで、sin波を形生成する場合は、まだ良いと思うのですが、
三角波など、1ドットで「+ピーク」→「-ピーク」に変化する値を持った信号だと、
間引きstepにより、そのピーク点が採用されたり採用されなかったりして、
その結果、出力波形のピーク値が変化しないでしょうか?
また間引きstepが大きくなると、ほぼ直線変化だったものが、
階段のようにガタガタになってしまいます。
これは、外付けのLPFで除去するのかと思いますが、
その方法だと、ピーク点の尖りまで鈍ってしまいそうです。

DDSにおいて、
ピーク点の確保とガタガタ波形に対して、どのように考えれば良いのでしょうか?

**774ワット発電中さん** · 2014/05/04(日) 13:50:53.12

少しは自分の頭で考えて試してみたらいいんじゃねぇの？
シミュレーションだっていくらでもできるだろうて

**774ワット発電中さん** · 2014/05/04(日) 14:38:08.12

ありがとうございます。

考えました。
例えば、16ステップの鋸歯状波を考えたとき、
間引き0だと、0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15と再生しますが、
1つ間引くと、0 2 4 6 8 10 12 14 と再生し、15番(ピーク値)が欠落すると思います。
どうでしょうか?

**774ワット発電中さん** · 2014/05/04(日) 16:03:22.94

そういうやり方をしたら、欠落するだろうね。
だったら、欠落しないようにする方法は？って考える。

**774ワット発電中さん** · 2014/05/04(日) 17:31:32.82

>>66
同じようなことはsin波形でも起きる。
しかしD/Aした後にsinπx/πxのアナログフィルタを通すと、
このガタガタがきれいに取れる。
出力する周波数に対してサンプリング周波数が十分高ければ
そんなに気にしなくても大丈夫だよ。
ちなみに経験的なことを言うと、100KHz位の鋸歯状波を10MHzの位の
サンプリング周波数で出力してみたけど、ちゃんと鋸歯状波になってた＠12bit分解能。
あくまで主観だけど。

**774ワット発電中さん** · 2014/05/04(日) 20:46:24.07

サイン波は高調波を持ってないけどノコギリ波は無限の高調波を持つ。
エイリアシングの影響を避けるためには出来るだけサンプリング周波数を
高くするということじゃないの？

**774ワット発電中さん** · 2014/05/18(日) 17:41:18.72

Windows 8.1 update 64bitでicarus verilog 0.9.7が動かない・・・
コマンドプロンプトで "iverilog" って打つと "iverilog: no source files."みたいにちゃんと実行されるんだけど、
"iverilog hogehoge.v"って打つと "ivl.exeは動作を停止しました" ってエラーウィンドウが表示されてコンパイルできない
Windows 8 64bit上のicarus verilog 0.9.7では同じソースファイルをコンパイルできるのに
誰か助けてください・・・

**774ワット発電中さん** · 2014/05/18(日) 18:21:02.31

パスに日本語含まれてないか？

**774ワット発電中さん** · 2014/05/19(月) 01:19:16.02

>>71
パスに日本語は含まれてない
ソースファイルにも含まれてない

**774ワット発電中さん** · 2014/05/19(月) 21:40:49.14

この際だから、Linuxに移行したほうがいいんでないかい？

**774ワット発電中さん** · 2014/05/25(日) 01:20:59.81

Verilogを使い始めた初心者です。
LTC1744A/DコンバータをXilinxで動かしたいですが、質問があります。

FPGAからADにスタート信号を送ると、ADからADクロックとともにデータが出てきます。
ADのデータを取り込むには、そのクロック信号の立ち上がり立ち下がりで取り込むらしいです。

データーはADのクロックに合わせて出てくるので、FPGAのクロックと合っていません。(周波数は同じようです)
こういう場合、どのようにしてデータを取り込むのでしょうか?
・水晶→A/Dクロック信号で1つ完結。ADからのクロックを使ってそれ以降のFPGa全体を動かす。
・あくまでFPGAのクロックで動かし、A/Dクロックの変化点を見つけて、そのときのADデータを取り込む。
・FIFO変換回路を使う
・ディアルポートメモリーを追加する

**774ワット発電中さん** · 2014/05/25(日) 03:02:39.57

FIFOで正解
デュアルポートでもできるっちゃできるが

**774ワット発電中さん** · 2014/05/25(日) 09:55:13.01

FPGAのクロックをＰＬＬで
ＡＤの10倍くらいで動かせば余裕のよっちゃん

と何も考えず・・・
常にＡＤの方が遅いイメージ

**774ワット発電中さん** · 2014/05/25(日) 12:01:01.53

>>75
ありがとうございます。
やはりFIFOですか、了解です。コアジェンのFIFOジェネレーターで実験してみます。

>>76
>FPGAのクロックをＰＬＬでＡＤの10倍くらいで動かせば余裕
ヒントをありがとうございます。
これは、A/Dからの信号をFPGAで「高速に」刻めば、FPGAでA/Dのクロック変化を検出でき、
そのタイミングでデータを取り込めば、FIFOなしで良いということでしょうか?

もしそうだとすると、10倍も上でなくても3倍くらいではだめでしょうか?
・A/Dからのクロック信号を取り込み記憶。
・前回からの差を見て、変化点を検出。
・変化ありなら、その次点のデータを取り込む。(データは、この時点までホールドされていることが前提)
こんな感じでしょうか。

**774ワット発電中さん** · 2014/05/25(日) 12:19:48.01

>>77
3倍程度だとインターバルがグダグダになるからダメ。
タイミングが一定のように見えてわずかに揺らぐため、2倍と4倍が入り混じる可能性がある。
# もちろん、個体差があるので念のため。

**774ワット発電中さん** · 2014/05/25(日) 12:24:56.08

ありがとうございます。
3倍程度ではだめですか。了解しました。
やはりFIFOですね。

**774ワット発電中さん** · 2014/05/26(月) 07:33:33.83

一度クロック直で誤作動っぽい動きしていて
ＰＬＬに一度食わせただけで直った経緯から
最近はＰＬＬ使わない事の方が少ない

保険みたいな感じ

**774ワット発電中さん** · 2014/05/26(月) 07:49:47.97

PLLじゃなくてもNOTとかインバーター通しただけでも治ったかもね

**774ワット発電中さん** · 2014/05/27(火) 00:11:06.07

チップスコープで、16bitの値を見ているのですが、
観測点を、それ単独でコンパイルしたときと、
他の観測信号も一緒にしてコンパイルした時で、
表示される値が違うことないですか?

**774ワット発電中さん** · 2014/05/27(火) 00:52:51.65

クロックが違うとか？

**774ワット発電中さん** · 2014/05/27(火) 01:08:30.68

>>83
ありがとうございます。
いえ、xxx.cdcで、メンバーに入れてコンパイル、入れないでコンパイル、
それだけで違うんです。半日悩んでいました。PCの再起動とかしてみたのですが。

一つ教えてください。

Verilogで、C言語のような、こんな書き方ってできるのでしょうか?

　　if( a == 'A' ) begin ...
　　end else if( a == 'K' ) begin ...
　　end else if( a == 'B' ) begin ...

試して見ればよいですね。すみませんでした。

**774ワット発電中さん** · 2014/05/27(火) 01:14:42.01

>試して見ればよいですね。すみませんでした。

ダメでした。残念

**774ワット発電中さん** · 2014/05/27(火) 03:17:41.14

確かに、その表記ができると便利だと思う。
Cは本当によく考えられた言語だね。
Cで assign や <=代入ができるなら、もうVerilogやめてCで書けばいいと思う。
もちろん、beginは{に変更して。

**774ワット発電中さん** · 2014/05/27(火) 08:15:09.09

文法的にはいけるはず…？
ttp://www.verilog.com/VerilogBNF.html

**774ワット発電中さん** · 2014/05/27(火) 08:24:56.00

このBNFが規格そのものを表してるかわからないね

**774ワット発電中さん** · 2014/05/27(火) 08:35:14.01

232ｃの入力bitを検査するのにcase使ったけど
別に問題はなかったような

シミュレーションしかないかねぇ

**774ワット発電中さん** · 2014/05/27(火) 13:31:35.84

CSP有効無効で、ユーザ回路側の挙動が異なる、ということ？

>82では
・16bitの値＝観測点
・16bitの値だけをCSPで見た場合と
・16bitの値と同時に、他の信号をCSPで見た場合で
・得られる16bitの値が異なる（他の信号は？）
と読みました。

・16bitの値を、CSPを入れずに観測し（ピンなどに出した？）た結果と
・16bitの値を、CSで観測した結果が異なる
ということ？「他の観測信号」はどこでどう絡んでくる？

CSPで挙動がおかしい時の基本確認事項は
・タイミングレポートを確認する。CSP入れると周波数は落ちる傾向がある。
・観測対象の信号をドライブしているクロックとCSPが参照しているクロックが同じか？
辺りが第一歩ですかね。

**774ワット発電中さん** · 2014/05/27(火) 13:34:42.43

それとも
・16bitの値を、CSPを入れずピンに出した結果と
・16bitの値を、CSPを入れてピンに出した結果が異なる
ということかな？CSPの観測結果は無関係？

**774ワット発電中さん** · 2014/05/27(火) 16:25:58.25

>>86
Handel-Cを思い出した。

**774ワット発電中さん** · 2014/05/27(火) 21:25:58.10

>82
君と同じ現象かどうかわからないけど
観測点増やしすぎると最高動作周波数が下がって
まともに観測できなくなることはあった。

**774ワット発電中さん** · 2014/05/27(火) 21:55:21.23

Verilog初心者です
本を読んで勉強してます。
その本によるとalwayブロックで、ブロッキング代入すると順番が保障されるとありました。
a=a+4
b=b+a
だとa=6, b=4だったらbは14になるし、
a<=a+4
b<=b+a
だったらどうなるかはわからないよーとのことでした。

またその本では別の章ではこうも書いてました。
data[i * 3 + offset] <= val;
i <=i+1

この例の場合、dataのindexにiが使われていて、次の行ではiを増やしています。
これっておかしくないですか？先にiが増えたらindexが違う場所をさしちゃいますよね？

ちなみにRGBデータを処理する話で、文脈から言って
必ずdata[i * 3 + offset] <= valが実行されてからi<=i+1が
実行されないとおかしくなるような状況です。

どなたか解説オナシャス！

**774ワット発電中さん** · 2014/05/27(火) 22:27:26.48

ブロッキング代入なんて使うな
どの本だ、そのブロッキング代入を推奨してる本は

**774ワット発電中さん** · 2014/05/27(火) 22:31:34.63

実行順番が保障されるのだろ？
ちゃんと「data[i * 3 + offset] <= val」の後に「i <=i+1」
が記述されてあるだろ。

自分で言ってることじゃない。
何が分からないのだ？

**774ワット発電中さん** · 2014/05/27(火) 22:33:57.60

data[i * 3 + offset] <= val;
i <=i+1
はノンブロッキング代入だから順番が保障されないのかなぁ？と思った次第です・・

**774ワット発電中さん** · 2014/05/27(火) 22:45:35.03

もし今i=0の状態でalwaysの信号が来たとき、
data[i * 3 + offset] <= val;
i <= i + 1;
はまずdata[0 * 3 + offset] <= val;
をやって、次にiが1になるべきじゃないですか。
でもノンブロッキングなら先にiが1になっちゃって
data[1 * 3 + offset]<=val;が次に起きたりしないのかな？ってことです。

**774ワット発電中さん** · 2014/05/27(火) 22:46:46.76

>>94

・　<=　は、always @ ()の中だけ使用。
・　=　は、assign だけで使用。
のほうが、いいですよ。
どちらも同時に起こりますのでわかりやすいです。

それよりも、慣れるまでは、以下のようにbit数を意識する癖を付けた方が良いと思います。

wire　　　　a;
wire　[7:0]　b;
reg　[1:0]　s;
reg　[3:0]　c;

always @ ( posedge clock ) begin
　　if( RESET==1'd1 )begin
　　　　　s <= 2'd0;　　　　　// s <= 0; と書きたくなるけど 2'd0とbit数を意識
　　　　　c <= 4'd0;

　　end else begin
　　　　s <= { s[0], a };
　　　　if( s == 2'b01 ) begin
　　　　　　c <= c + 4'd1;　　　// c <= c + 1; と書きたくなるけど 4'd1と....
　　　　end
　　end
end

assign b = { c, s, 2'b00 };　　// = は、assignだけで使う

endmodule

**774ワット発電中さん** · 2014/05/27(火) 22:55:29.51

>>94
>a<=a+4
>b<=b+a
>だったらどうなるかはわからないよーとのことでした。
ここが間違い。
クロック同期なら右辺に使われる変数は
次のクロックエッジまで変化しない。

**774ワット発電中さん** · 2014/05/27(火) 23:11:21.16

>>100
すみません、よく読み直したらノンブロッキング代入はどうなるかわからないとは書いてませんでした。
それは自分が勝手に思い込んでたことでした。。
ノンブロッキング代入は、alwaysを抜けたときに値が確定し、
それまでは変更前の値で動作するって書いてありました。

すみません＆ありがとうございました！

**774ワット発電中さん** · 2014/05/27(火) 23:12:14.19

複数のalwaysに別れてたらどうなるかわからないんだっけ？

**774ワット発電中さん** · 2014/05/27(火) 23:13:13.48

あれ、それはブロッキングの方だったかも

**774ワット発電中さん** · 2014/05/28(水) 00:01:48.19

>>102
複数のalwaysに分かれるとmultiple driver的なメッセージでコンパイルエラーじゃないかな

**774ワット発電中さん** · 2014/05/28(水) 02:33:24.00

>>101
>alwaysを抜けたときに値が確定し、
どういうときに,alwaysを抜けるの?

**774ワット発電中さん** · 2014/05/28(水) 23:55:49.77

教えてください。

Verilogで、以下のようなことはできるでしょうか?

wire [7:0] A; // 8bit幅
wire [2:0] B; // 3bit幅
wire [1:0] C; // 3bit幅

assign A[6:4] = B;　　// 8bit幅の変数に、3bit幅の値を接続する
assign A[2:1] = C;　　// 8bit幅の変数に、3bit幅の値を接続する

Aは、 0　B2　B1　B0　0　C1　C0　0 のように、

指定位置に入れ込んで、他を0で埋めてくれるのでしょうか?
それとも

Aは、 ?　B2　B1　B0　?　C1　C0　? のように、不定になるでしょうか

**774ワット発電中さん** · 2014/05/28(水) 23:58:07.97

>>106
やってみれば？
assignがひとつもなかったらどうなる？

**774ワット発電中さん** · 2014/05/29(木) 00:01:15.78

？じゃなくてｚだな

**774ワット発電中さん** · 2014/05/29(木) 00:01:56.19

あ、ごめん
ｚじゃなかった

**774ワット発電中さん** · 2014/05/29(木) 00:19:48.26

>>106
普通に連結演算子を使え

**774ワット発電中さん** · 2014/05/29(木) 21:02:31.08

なんか学生ぽいのが増えてきましたね
さすがゴールデンウィーク明けですか

どしどし！

さてWin8にいかろす入れてみますかね

**774ワット発電中さん** · 2014/05/30(金) 14:26:56.92

VerilogでHDLを書いていますが、ミスが多くて思うように進みません。
どのようにしたら、スイスイと作成できるでしょうか?
今までわかっていることは、
・自分の性格は、おっちょこちょいで落ち着きがありません。
・記憶力も悪いです。

・変数の内容がわかるように、u16_reg_AAAとか s32_wire_BBBとか書いています。
・代入する即値は、32'h1234_4c7f と、bit数を書いて_で4桁ずつ区切っています。

**774ワット発電中さん** · 2014/05/30(金) 14:32:36.90

追記です。
一番多いエラーは、
「その変数、いつまでたっても0だよ。だから省略するからね」というやつです。
カウンターで使ったのに、常に0って、困るんですが。

**774ワット発電中さん** · 2014/05/30(金) 14:57:20.14

Cleanup Projectって何でしょうか?
プランヘッドを起動してもメッセージが出てエラーになります。

**774ワット発電中さん** · 2014/05/30(金) 15:07:36.77

114です。おかげさまでわかりました。ありがとうございます。

**774ワット発電中さん** · 2014/05/30(金) 15:47:20.43

いえいえ、どういたしまして

**774ワット発電中さん** · 2014/05/30(金) 19:03:23.35

>>112
検証済みでサポート付きモジュールを使えばいいよ。

**774ワット発電中さん** · 2014/05/30(金) 23:34:54.73

何度もすみません。教えてください。(帰れない)

reg [3:0] hoge;

alwys @ (posedge clock) begin
　　if( res ) begin

　　end else begin
hoge[3] <= ....
　　　　　:
　　　　　:
hoge[2] <= ....
　　　　　:
　　　　　:
hoge[1] <= ....
　　　　　:
　　　　　:
　　　　if( hoge== ...) begin
　　　　
　　　　　:
　　end
end

上記のように、4bitのhogeを、4bit まとめて
hoge <= ....
とせずに、各bitをバラバラな回路で評価、代入することができるのでしょうか?
連接で{ } することは良いと思うのですが。

**774ワット発電中さん** · 2014/05/30(金) 23:49:57.78

どうぞどうぞ

**774ワット発電中さん** · 2014/05/30(金) 23:54:44.49

ええどうぞ

**774ワット発電中さん** · 2014/05/31(土) 01:49:10.42

なんか一般化の下手な人だなって印象
俺ならそれくらい受け入れてくれるだろって見切り発車して
万一だめなら、何だこの使えないクソ言語って投げ捨てるところ

**774ワット発電中さん** · 2014/05/31(土) 10:31:12.70

とりあえずソース書いてコンパイラ通してみればいいのに

こんなところで聞いても返事がいつ来るかわからないし
返事が来ても間違った内容かもしれない（悪意を持ってワザとウソ教えるケースも）

**774ワット発電中さん** · 2014/05/31(土) 18:03:35.44

動けば勝ち

**774ワット発電中さん** · 2014/05/31(土) 20:00:37.08

>121,122
まー、
コンパイラ的には許されるけど作法的にあんまやっちゃいかんこと、
といった類のことは避けたいとかあるかもしれんし。

にしても一回試すには試さんとな。

**774ワット発電中さん** · 2014/06/01(日) 00:35:27.34

D-FFのD端子のH/Lを決めるのは、どんな方法でもいいよね。
ただ、4bit同時にclockされるというだけで。
しかし、やるなら全ビット書き込んであげなきゃ。

**774ワット発電中さん** · 2014/06/01(日) 07:30:40.13

>>125
えっ？

**774ワット発電中さん** · 2014/06/01(日) 22:05:38.60

おっと、Xilinxの悪口はそこまでにしとけよ

**774ワット発電中さん** · 2014/06/02(月) 23:49:25.47

generateを使わずに、8回同じインスタンシエーションを書いたら、
大笑いされました。
そんなに可笑しい事でしょうか?
for()で書かないとうまく動かないのでしょうか?

**774ワット発電中さん** · 2014/06/03(火) 08:26:27.69

人に見せた分だけ
コードは見やすくなる

ベタでも良い
見難いだけ

generateでかけば今度は笑われないだけ

**774ワット発電中さん** · 2014/06/03(火) 08:32:09.07

8回だとベタ書きとどちらが見やすいかは微妙。
大笑いするのはおかしいな。
ニヤけるレベル。

**774ワット発電中さん** · 2014/06/03(火) 08:46:42.76

>>130
でも将来8が16や64になる可能性がわかってるのにベタに書いたら
大笑いというより怒られてもおかしくない

それより>>129のいうように学ぶための機会を得たと思えばいい

**774ワット発電中さん** · 2014/06/03(火) 22:03:54.67

Verilogじゃないけど、回路図インスタンスの配列記述が禁止の会社はあったな……

**774ワット発電中さん** · 2014/06/04(水) 00:36:33.16

内製のツール使ってたりするとNGの場合があるよね

**774ワット発電中さん** · 2014/06/07(土) 10:49:57.22

VHDLで
a <= '1' when b=c;
とelse無しで書いたらエラー出ずにラッチが生成されるのは普通なの？

Quartusなんだけど、この前これではまったよ。

**774ワット発電中さん** · 2014/06/07(土) 12:52:35.97

>>134
> VHDLで
> a <= '1' when b=c;
> とelse無しで書いたらエラー出ずにラッチが生成されるのは普通なの？
普通です。
ラッチを記述してるからラッチが出来ただけ。

**774ワット発電中さん** · 2014/06/07(土) 14:18:38.80

字面だけ見るとラッチができそうだが、134が聞きたいのは、
（半分愚痴を込めて）これが規格的に合法なのかってことだろう。
俺が持ってる参考書には「必ずelse項を記述する必要があります」
って書いてある。

**774ワット発電中さん** · 2014/06/07(土) 14:27:28.74

どう合成されるかなんて規格で決まってるわけじゃないからね。

**774ワット発電中さん** · 2014/06/07(土) 18:26:39.22

>>136
そうなんですよ。
一般的にはどうなのかと、VHDLの文法的、規格的にはどうなのかと。
VHDLは厳格な印象があったのでかなり意外だったし。

**774ワット発電中さん** · 2014/06/07(土) 18:37:36.78

厳格にelseがないからラッチを合成したんだろ

**774ワット発電中さん** · 2014/06/07(土) 18:44:05.67

LRM調べてみたら文法的にはelseがなくても正しいらしい。

conditional_signal_assignment ::=
target <= options conditional_waveforms ;
conditional_waveforms ::=
{ waveform when condition else }
waveform [ when condition ]

{ }は繰り返せる記述で0個でもよいらしい。
エラーであったほしかった…

**774ワット発電中さん** · 2014/06/07(土) 19:02:12.45

もしかして
q <= d when clk'event and clk='1';
なんてのもありなのか？
今度試してみるかな。

**774ワット発電中さん** · 2014/06/08(日) 16:25:41.37

Hardware Description Languageでユーザーがラッチ推定なモノをdescriptionしたのに
合法なのかとかエラーにしてくれとか、いちゃもんをつけられるHDLﾀﾝ可哀想だ・・・

>>136の持ってる参考書がちと気になるけど、単に「不用意なラッチ推定を避ける為に
条件分岐は必ずelseやdefaultを使って全ての条件を並べたほうがいい」って程度の事を
「言語仕様的にelse必須」と勝手に読み替えてるだけ・・・なんて事はないよね？

**774ワット発電中さん** · 2014/06/08(日) 19:21:26.61

「文法」という、構文と意味のどちらを指すのか、はっきりしない表現で言語を理解しているからダメ。
構文と意味をちゃんと峻別しなさい、ってこと。

**774ワット発電中さん** · 2014/06/09(月) 08:04:10.49

まぁ指示してないことを
指示してないので知りませんやりません、といわれるか
自分なりに考えて頑張りました、と言われるか

HDLたん頑張れ

**774ワット発電中さん** · 2014/06/09(月) 18:58:22.04

だから >>134 はラッチの記述なんだって。
b=cのときにaを1にして、それ以外のときは保持するわけだから。

>>140
> エラーであったほしかった
VHDLの文法としてwhenでラッチも記述しているようにしているわけで、
VHDLの文法の段階でエラーにして欲しいとか意味がよくわからない。

>>141
文法上はOKだけど、その記述でFFを推定するかは合成ツール依存。
デザインコンパイラはFFを推定するはず。

**774ワット発電中さん** · 2014/06/09(月) 19:42:50.65

自分なりに考える言語ほど糞なものはない

**774ワット発電中さん** · 2014/06/09(月) 21:18:15.03

>>146
HDLと合成ツールの関係を理解したほうがいいと思う。

**774ワット発電中さん** · 2014/06/09(月) 21:27:28.51

spyglass とか使ってみるといいよ

**774ワット発電中さん** · 2014/06/09(月) 22:01:24.62

このスレは>>146がHDLから巣立ち
スケマ書きエンジニアになっていく様を
温かく見守るスレになりました

**774ワット発電中さん** · 2014/06/09(月) 23:13:50.29

spyglass使ってみたいけど、確か1000万円コースじゃなかったっけ？

**774ワット発電中さん** · 2014/06/09(月) 23:18:17.20

スケマ最高ー

**774ワット発電中さん** · 2014/06/09(月) 23:52:28.59

落とし所としては、こいつはラッチになってほしくないよー、と明示したら、
ラッチになったらエラーにしてほしい、ですかねぇ

**774ワット発電中さん** · 2014/06/10(火) 00:25:01.05

で>>134はその記述で何になって欲しかったの？

**774ワット発電中さん** · 2014/06/10(火) 18:55:59.76

>>152
やろうと思えば、いくつか縛りを入れれば近いことはできそう。
　条件付信号代入文は使わない
　選択信号代入文は使わない
　組み合わせ回路を作るprocess文では必ず変数経由で記述する
　　　process (...)
　　　　variable a : ....
　　　begin
　　　　a:=0;
　　　　if b=c then a:=1234;
　　　　elsif d=e then a:=5678;
　　　　end if;
　　　　out <= a;
　　　end process;
　　上の例では効果がわかりずらいけど、
　　条件が複雑になると、どこかでelseが抜ける可能性があるので・・・
他にもやり方は有るとおもう。

言語としての仕様はそのままでよくて、
記述の自由度を下げてまで何か縛りを入れるかは、
ユーザ側で考えればいいと思う。

**774ワット発電中さん** · 2014/06/10(火) 21:49:16.85

つーか・・・
FFのクロックにクロック以外が入るような記述なんて
めったにしないから、ラッチの出来ようがないのだけど

**774ワット発電中さん** · 2014/06/10(火) 22:46:26.64

>>154
組み合わせ回路をprocess文で記述するとセンシティビティリストに変数書き忘れるだけでラッチになるから逆効果でしょ。

**774ワット発電中さん** · 2014/06/10(火) 23:11:31.55

何言ってんだ。
LUTの出力を自身の入力につなげば自己保持回路できるじゃないか。
FPGA設計では禁止回路として真っ先に指摘される回路のひとつだけどｗ

**774ワット発電中さん** · 2014/06/10(火) 23:59:31.43

>>156
合成のときはセンシティビティリストは無視だよ。
RTLシミュレーションのときに問題になるけど。

**774ワット発電中さん** · 2014/06/11(水) 00:44:08.73

無視？無視されると逆にラッチが実装できなくなる気がするけど。
センシティビティリストを書かないということか？

**774ワット発電中さん** · 2014/06/14(土) 15:42:03.97

ほんとbeginとendにした奴死んでほしい
なんで{}を使わなかったんだ
あと[7:0]とかって打ちにくい。これ考えたやつも死んだ方がいい

**774ワット発電中さん** · 2014/06/14(土) 16:18:03.70

>ほんとbeginとendにした奴死んでほしい
これには同意。せっかくC言語風なのになんでここだけPascal風なんだ

>あと[7:0]とかって打ちにくい。これ考えたやつも死んだ方がいい
VHDLの(7 downto 0)よりはマシかと。

**774ワット発電中さん** · 2014/06/14(土) 18:14:01.00

endの後にセミコロンが来ないのはC言語風なんだな。
そう考えるとずいぶん中途半端なんだな。

**774ワット発電中さん** · 2014/06/14(土) 20:20:18.33

ソースの変換プログラム作れば、Ｃ言語風でキー入力して
ＨＤＬ処理系にかかるソースに変換できるよ。　いわゆる
プリプロセッサみたいなプログラムな。

**774ワット発電中さん** · 2014/06/14(土) 21:15:52.95

>>161
でも'rangeとかは便利だと思った。

**774ワット発電中さん** · 2014/06/14(土) 22:46:10.69

>>160
粉雪

**774ワット発電中さん** · 2014/06/14(土) 22:59:45.94

わしは++が実装されなかったのが残念。SystemVerilogでもブロッキング文だけだし。

**774ワット発電中さん** · 2014/06/15(日) 01:23:14.86

プログラミング言語ぢゃねぇんだ

**774ワット発電中さん** · 2014/06/15(日) 08:10:17.83

符号と配列の扱いをもう少し真面目に考えて欲しかったな。あと、変数のスコープも変だ。

**774ワット発電中さん** · 2014/06/15(日) 08:24:23.05

VHDLみたいにオーバーロードには対応して欲しかった。

**774ワット発電中さん** · 2014/06/15(日) 15:58:54.02

rubyの話してるのかと思た

**774ワット発電中さん** · 2014/06/16(月) 11:15:17.73

++欲しいって、バカか
プログラムじゃねえっつーの

[7:0]がイヤならどんなならいいんだろう？

**774ワット発電中さん** · 2014/06/16(月) 16:30:19.90

ビットスライスする関数が欲しいかな。
(a+b)の[4:1]なんて、一度別の変数に入れるか、function作るしかないからね。

**774ワット発電中さん** · 2014/06/16(月) 22:43:41.07

わしは++が実装されなかったのが残念。SystemVerilogでもブロッキング文だけだし。

**774ワット発電中さん** · 2014/06/16(月) 22:50:01.99

>>171はnand(out, in1, in2)とかで実装しているのか？
++あったら便利だと思うけどなぁ。

**774ワット発電中さん** · 2014/06/17(火) 07:00:02.23

>>172
(a+b)>>1でいいだろ。

++は合った方が良いな

**774ワット発電中さん** · 2014/06/17(火) 11:16:05.77

>>175
(((a+b)>>1)&4'hF) だよ

**774ワット発電中さん** · 2014/06/18(水) 06:16:01.43

++ってインクリメントのこと？

**774ワット発電中さん** · 2014/06/18(水) 06:27:08.29

２増やすときどうするの？

**774ワット発電中さん** · 2014/06/18(水) 07:13:50.16

++a[7:1]

**774ワット発電中さん** · 2014/06/18(水) 08:15:23.55

その発想はなかった
で、３増やすには？

**774ワット発電中さん** · 2014/06/19(木) 08:25:07.26

こうなったら・・・
i++++

**774ワット発電中さん** · 2014/06/19(木) 08:34:04.08

そもそも他の言語にもないだろ。
++はインデックスを増やすためのもんだから。

**774ワット発電中さん** · 2014/06/20(金) 19:07:57.27

こうとか。
procedure tt(signal a : inout std_logic_vector) is
begin
　a <= a + 1;
end procedure;

**774ワット発電中さん** · 2014/06/23(月) 23:32:49.10

レジスタってカウントアップしていくと0にループして戻りますか？

**774ワット発電中さん** · 2014/06/24(火) 08:18:49.70

レジスタの説明
カウンタ4種調べて説明
オーバーフロー、アンダーフローの説明とその活用

以上をレポート形式でまとめる事
文字数の規定無し
Wikiは認める

**774ワット発電中さん** · 2014/06/24(火) 08:29:43.91

>>185
カウンタ4種ってなんだろ
ジョンソンカウンタとかリングカウンタとかグレイコードカウンタとかだろうか

**774ワット発電中さん** · 2014/06/24(火) 09:22:31.03

クロスカウンタ

**774ワット発電中さん** · 2014/06/24(火) 09:35:31.13

カウンタ4種盛り合わせ

**774ワット発電中さん** · 2014/06/24(火) 11:23:19.33

ジャンク屋の適当袋？

**774ワット発電中さん** · 2014/06/24(火) 12:19:27.68

しくしく
ベリログの本に４つあったから適当にかいたんだよー

レジスタのループはかいてなかったけど

**774ワット発電中さん** · 2014/06/29(日) 18:12:46.30

あるalways1（CLK1で同期）でフラグを立てて
別のalways2(CLK2で同期）の中でフラグが立っていたら一回だけ処理したい場合どうすればよいのですか？

reg flag;
always(posedge clk1 or rst) begin
　if(rst) flag <= 0;
　else begin
　　if(エラー) flag <= 1;
　end
end

always(posedge clk2 or rst) begin
　if(rst) xx
　else begin
　　if(flag) begin
　　　なんか一度だけのことをする。たとえばエラーメッセージをバッファに入れるとか。
　　　flag <= 0;//ここで落とす。もうエラー処理したので。
　　end
　end
end

これだとFFを複数のクロックでドライブできませんみたいなエラーになります。
こういう問題を扱うときはどうしてますか？

**774ワット発電中さん** · 2014/06/29(日) 19:02:17.22

それぞれのクロック側で別々にフラグをもってハンドシェークする。

**774ワット発電中さん** · 2014/06/29(日) 19:10:43.63

>>192
ありがとうございます
ちょっと考える時間ください。。

**774ワット発電中さん** · 2014/06/30(月) 08:14:57.78

>>193
FFのクロック端子に別の信号を入れるのは基本的にタブー。
共通のクロックで出来ないかもう一度考えたほうがいい。
事情があって共通のクロックに出来ないなら同じに出来ないなら、
お互いが外部モジュール（非同期の）と考えて設計すればいい。
あと"メタステーブル"で検索して調べることを薦める。

**774ワット発電中さん** · 2014/06/30(月) 09:08:58.50

>>194
位相が違うだけかもしれんよ

**774ワット発電中さん** · 2014/06/30(月) 09:10:34.65

>>192
ハンドシェークって言うとちょっとわかりづらくない？
要は、処理したよフラグも用意しろって言えばいいじゃん

**774ワット発電中さん** · 2014/06/30(月) 09:35:25.14

clk1側は一回立てるだけだからハンドシェイクなんていらないだろ。

**774ワット発電中さん** · 2014/06/30(月) 23:32:39.19

>>197
いつフラグを落とせばいいか分かっているならね。

**774ワット発電中さん** · 2014/06/30(月) 23:53:33.98

>>197
clk2がclk1より周波数が高かったらどうなる？

**774ワット発電中さん** · 2014/07/01(火) 00:18:46.50

>>191
DPRAM or FIFO

【Verilog】 記述言語で論理設計Project13 【VHDL】

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